A7 B7 附件一 五、發明說明（2〇 ) 本發明已就所採用的及經過變 修—正 年只 u 、 89. 4. 08¾¾ 无i 花ITS ΈΓ例加Μ說明， 這些實施例係作為說明而非限制。熟習此技藝者當能就所 揭示之内容對所述實施例作不同之修改及變化而仍未脫鐮 本發明之精神與範圃。因此*瑄些修改及變化仍靥於本發 明下述申請專利範圍所定義之精神與範園内。 ---II----^-----ί裝--------訂---------線----, (請先閲讀背面之注意事項再填寫本頁) 元件符虢說明 21 高壓 (V P P )偵測器 22 狀 態 控制霣 路 23 燒錄 ✓抹除電壓開鼷 24 輸 入 /输出媛衝器 25 Y-解 碼 器 26 X- 解 碼器 27 Y-閘 28 放 大 器/输入緩衝單元 2 00、 300 高 壓 開 鼷霣路 601、 602、 603 ' 604軌跡 301、 302 調 m 装 置 500 時 脈 霉路 501 N AHDffl 502 反 相 器 700 细胞 元 陣 列 800 半 導 體記憶 體裝置 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 20 (修正頁） 91474 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（1 ) 1 明 領 域 Ί 本 發 明 係 有 關 於 在 積 體 電 路 内 部 用 較 低 正 電 源 電 壓 高 1 m 産 生 高 壓 的 高 壓 傳 送 閘 且 係 有 關 於 具 有 高 壓 傳 送 閘 的 1 ^-S I 快 閃 記 憧 體 〇 明 確 地 說 » 本 發 明 傜 有 0B 關 於 高 壓 傳 送 闞 之 請 先、· 閱 1 | HM0S製作 和 使 用 NM0S高壓 傳 送 閘 之 非 揮 發 性 記 億 體 裝 置 的 讀· 背 1 1 1 燒 錄 與 抹 除 0 之· 注· 責 1 1 明 背 景 項 1 1 在 快 閃 記 億 體 稹 體 η 路 中 • 高 壓 係 由 晶 片 内 産 生 以 用 再 填 寫 本 1 % 於 燒 錄 0 這 高 壓 (約20V)遠較最高的電源電壓（約3V) 為 頁 、- 1 1 离 9 且 典 型 地 係 由 大 型 霄 荷 泵 (c h a Γ g e P u m p S)所 産 生 0 因 1 為 這 些 電 荷 泵 耗 用 電 能 及 電 路 面 積 • 因 此 期 望 能 使 這 ifti 高 I 壓 産 生 器 所 驅 動 的 總 霣 容 降 至 最 低 0 訂 I 大 多 數 CMOS 積體電路中， PM0S 電 晶 體 係 用 於 傅 送 較 1 I 高 的 電 源 電 壓 9 而 NM0S電晶體 % 用 於 傳 送 較 低 的 電 源 電 壓 1 1 I 〇 例 如 9 PM0SIE 晶 體 被 用 來 作 成 提 昇 (P u 1 1 U P ) 電 路 而 1 1 NH0S 電 晶 腥 被 用 來 作 用 成 下 拉 (P u 1 1 do w η ) 電 路 0 不 過 參 d 1 在 CMOS 積 體 電 路 中 的 NM0S 電 晶 體 子 電 路 必 需 電 性 隔 離 於 1 1 N - 型 槽 U e 1 1 ) 中 • 該 N - 型 槽 必 須 偏 壓 成 等 於 或 高 於 高 壓 以 - 1 | 確 保 由 PM0S電晶體的P- 型 汲極/源極區和N -型檐所形P/N接 1 J 1 I 面 未 被 順 锔 (f or v a r d b i a s e d) 0 若 高 壓 子 電 路 中 使 用 PH0S 電 晶 體 $ 這 些 Η - 型 隔 離 槽 會 構 成 非 常 大 的 電 容 i 晶 片 内 的 1 i 高 壓 産 生 器 必 須 驅 動 這 些 m 容 0 因 此 t 由 晶 Η 内 高 壓 産 生 % 1 1 器 所 提 供 的 高 壓 子 電 路 中 9 典 型 地 寧 採 NM0S電晶體而不採 1 1 PM0S 電 晶 體 0 1 1 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 1 91474 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（2 ) 不過，NMOS電晶體所能傅送的電壓係受限於電晶龌的 臨限（threshold)電壓Vt。若將閘極電壓Vg加在NMOS電晶 醱的閘極，則從源極可以傅送至汲極的最大黹壓為U-Vt 。若霣壓産生器産生的最大電壓為 Vpp(約 20V),則所期 望的是電晶體在傳送或切換該高壓時，能傳送Vpp而不造 成臨限電鼷的下降。換句話說，傳送電晶釀應傳送Vpp而 不是 Vpp - Vt。因此，為了經一 NM0S裝置傳送高壓Vpp ，其閘極電壓應昇壓至比閘極髙至少一臨限電壓Vt,使得 加在NM0S傳送電晶體閘極的電®為 Vpp + Vt。 傳統用於傳送高壓 Vpp的電路如第1圖所示。第1圖 中所示的電路類型在NAND快閃記億體的應用中非常重要， 尤其是諸如列之解碼和高壓多工器的解碼電路。不幸，第 請 先 閲 讀· 背 面 之- 注' 項 再 填 寫 本 頁 装 訂 1圖中的電路有幾倨重大的缺點。 第一個缺點是電源電壓Vcc越低，電路性能越差 而 且，當電源霣壓 Vcc小於電晶體M2和M3的臨限電歷VtM2 和VtM3之總和時，電路不會動作。為了將 Vpp傳送至輸 出OUT,節點B(接至M3的閘極）須昇壓至 Vpp + VtM3。為 了讓節點 B昇壓至 Vpp + VtM3,節點 A須昇壓至 Vpp + VtM3 + VtM2e當電源電£約為 3V,臨限電歷約為1.5V時 ，第1圖中的電路將因本體效應（body effect)而不會正 常動作。 為了將節點A昇壓至 Vpp + VtM3 + VtM2,以下的不 等式必須成立：A7 B7 Annex fifteen, the invention described (2〇) used in the present invention has been subjected to change and repair - description of only n-u, plus Μ described in Example 89. 4. 08¾¾ i no flower ITS ΈΓ, such as the embodiment tie Rather than restrictions. Those skilled in the art should be able to make various modifications and changes to the described embodiments with respect to the disclosed content without still getting rid of the spirit and scope of the present invention. Therefore, some of these modifications and changes are still within the spirit and scope of the invention as defined in the scope of patent application below. --- II ---- ^ ----- ί equipment -------- Order --------- line ----, (Please read the notes on the back before filling (This page) Description of components 21 High voltage (VPP) detector 22 State control circuit 23 Programming ✓ Erase voltage switch 24 I / O element 25 Y-decoder 26 X- decoder 27 Y-gate 28 Amplifier / input buffer unit 2 00, 300 High-voltage open circuit 601, 602, 603 '604 track 301, 302 m-tuning device 500 Clock mold circuit 501 N AHDffl 502 inverter 700 Cell array 800 Semiconductor memory device Printed by the Intellectual Property Bureau of the Ministry of Economic Affairs of the Consumer Cooperatives. The paper size is applicable to the Chinese National Standard (CNS) A4 (210x297 mm) 20 (revised page) 91474 A7 B7 1) 1 Ming field Ί The present invention relates to a high-voltage transmission gate that generates a high voltage with a low positive power supply voltage 1 m higher inside the integrated circuit and relates to a high-voltage transmission 1 ^ -SI flash memory block of the gate 地 说 Specifically »The present invention has 0B about high-voltage transmission. Please read first. Read 1 | HM0S production and use of NM0S high-voltage transmission gate non-volatile memory device reading · Back 1 1 1 Burning and erasing 0 · Note · Responsibility 1 1 Bright background item 1 1 In the flash memory billion body carcass n road • High voltage is generated from the chip to fill in this book 1% 0 This high voltage (approximately 20V) is much higher than the highest supply voltage (approximately 3V), which is -1 1 to 9 and is typically generated by a large chaff pump (cha Γ ge P ump S) 0 because 1 is these charges The pump consumes power and circuit area. Therefore, it is expected to reduce the total capacity driven by this ifti high I voltage generator to a minimum. Order I In most CMOS integrated circuits, the PM0S transistor system is used to send 1 I High power supply voltage 9% and NM0S transistors are used to transmit lower power Voltage 1 1 I 〇 For example 9 PM0SIE crystal is used to make a lift (P u 1 1 UP) circuit and 1 1 NH0S crystal is used to act as a pull-down (P u 1 1 do w η) circuit 0 but see d 1 The NM0S transistor sub-circuit in the CMOS integrated circuit must be electrically isolated in the 1 1 N-type slot U e 1 1) • The N-type slot must be biased equal to or higher than the high voltage by-1 | The P-type drain / source region of the PM0S transistor and the N-type eaves are connected to P / N 1 J 1 I side is not f or vardbiased 0 If a PH0S transistor is used in the high-voltage sub-circuit The Η-type isolation tank will form a very large capacitor. The 1 i high-voltage generator in the chip must drive these m capacitors. Therefore, t is generated by the high voltage in the crystal.% 1 1 Of the high-voltage sub-circuits provided by the device, 9 is typically used. NM0S transistor is not used 1 1 PM0S transistor 0 1 1 This paper size applies to Chinese national standard (CNS> A4 specification (210X297 mm) 1 91474 Printed by the Consumer Cooperatives of the Central Bureau of Standards of the Ministry of Economic Affairs A7 B7 V. Invention Description (2) However, the voltage that the NMOS transistor can send is limited by the threshold voltage Vt of the transistor. If the gate voltage Vg is applied to the gate of the NMOS transistor, the maximum voltage that can be sent from the source to the drain is U-Vt. If the maximum voltage generated by the voltage generator is Vpp (approximately 20V), it is expected that when the transistor transmits or switches the high voltage, it can transmit Vpp without causing a threshold voltage drop. In other words, Vpp should be transmitted instead of Vpp-Vt. Therefore, in order to transmit a high voltage Vpp through an NMOS device, its gate voltage should be boosted to at least a threshold voltage Vt that is greater than the gate voltage, so that the voltage applied to the NMOS transmission transistor gate is Vpp + Vt. The traditional circuit for transmitting high voltage Vpp is shown in Figure 1. The circuit type shown in Figure 1 is very important in the application of NAND flash memory, especially decoding circuits such as decoding and high-voltage multiplexer. Unfortunately, please read the "Back-Note" item before you fill out this page. Binding the circuit in Figure 1 has several major shortcomings. The first disadvantage is that the lower the power supply voltage Vcc, the worse the circuit performance is. Moreover, when the power supply voltage Vcc is less than the threshold voltages VtM2 and VtM3 of the transistors M2 and M3, the circuit will not operate. In order to transfer Vpp to the output OUT, node B (connected to the gate of M3) must be boosted to Vpp + VtM3. In order to boost node B to Vpp + VtM3, node A must be boosted to Vpp + VtM3 + VtM2e. When the power supply is about 3V and the threshold power is about 1.5V, the circuit in Figure 1 will be due to the body effect. (Body effect) without acting normally. In order to boost node A to Vpp + VtM3 + VtM2, the following inequality must be true:
Vcc ^ VtM2 + VtH3 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） 2 9 1474 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3 ) 為了説明這項車實，考慮以下的例子。若振通器輪入 為0V,時節點 A被昇壓至 Vpp,當振盪器上昇至Vcc時 ，因為霣容器兩端的霣壓不會瞬間變化，所以節點A的電 壓被網合提昇至Vpp + Vcc。目前的情況並未考虛節點A和 B的寄生電容，但在本發明.中並未忽視其存在。電晶體M2 將節點 B充電成 Vpp + Vcc - VtM2。由電晶體 M3所傳 送的輸出 OUT成為 Vpp和 Vpp+ Vcc - VtM2 - VtM3中 之較低者。若在節點B之電壓較Vpp高VtM3 ,則輸出 的霄壓 Vout會被提昇至 Vpp。除非 Vcc&VtM2 + VtM3 ，否則電晶體 M3會飽和，且輸出 OUT會小於Vpp。 電晶體HI提供被泵至節點B的罨荷，並調整節黏A的 電壓。當解碼（DECODE)輸入為Vcc時，電晶體M4截止且昇 壓電路被致能以使得輸出OUT被拉至Vpp。不遇，當DECODE 输入接地時，電晶體 H4將節點拉在地電位，從而使電晶 體M3留在截止（cutoff)狀態，因此輸出OUT未被驅動。 為了讓第1圖的電路在低於或等於 3V的低電源電鼴 下動作，電晶《 M2和 M3的臨限霣壓 VtM2和VtM3必需 非常低。不過，降低電晶體臨限電壓的各種方法都會導致 當霣晶體截止時源極至汲極間産生較大的漏電流。 典型地，第1圖之高壓傳送閘俗在燒錄操作的期間用 以驅動記憶體陣列的字組線。記億體陣列可以有數以千計 的字組線。經常一字組在燒錄時，其它字組並未燒錄。在 這種情況下，只有一條字組線被昇至 Vpp,而其它的未被 昇至 Vpp。若令電晶體 M3成為低臨限值的裝置，且每一 —-------- I衣--：--^--ΐτ------^ * (請先閲讀背面L注意事項再填寫本1) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 3 9 1474 B7 五、發明説明（ 4 ) 1 條 字 組 線 都 採 用 相 同 的 裝 置 9 則 所 有 禁 止 燒 錄 (P Γ 0 g Γ am Ί in hi b i t e d) 字 組 中 的 漏 電 流 總 和 將 變 成 非 常 高 9 因 此 使 高 m 電 荷 泵 有 大 電 流 的 需 求 旦 浪 費 大 量 的 電 能 0 t I 請 1 進 而 » 要 使 節 點 B 白 高 壓 放 電 鼋 晶 體 M4 必 需 導 通 先. Μ 1 I 讀· 1 * 此 時 其 汲 棰 至 源 棰 電 壓 約 為 20 V 〇 就 某 技 術 而 言 9 若 背 1 之. 1 汲 極 電 壓 太 高 费 當 M4 導 通 時 會 發 生 厂 熱 切 換 (h 0 t 注' 意 1 s w it c h i η g ) J 〇 汲 極 處 有 約 七 伏 恃 以 上 的 電 壓 時 » 會 有 非 事 項 1 I 再 .1 常 高 的 電 場 穿 過 裝 置 〇 裝 置 開 始 導 通 時 * 很 難 導 通 〇 因 為 填 寫 本 I 在 汲 極 至 基 座 的 空 乏 區 有 非 常 大 的 電 場 9 當 裝 置 導 通 時 會 頁 1 1 發 生 反 轉 (S n a Ρ b a c k ) 效 應 0 反 轉 效 應 是 NH0S 結 構 開 始 1 動 作 得 像 是 NPN 雙載子（ b i ρ 〇 1 a r )電晶體而不像是 NM0S 1 電 晶 體 的 結 果 0 在 HM0S 電 晶 體 中 9 汲 極 至 源 極 電 流 被 限 訂 I 制 於 基 座 表 面 的 通 道 中 0 不 過 9 當 汲 極 至 基 座 接 面 朋 潰 時 1 1 9 局 部 的 基 座 被 充 電 至 足 以 導 致 基 座 至 源 極 的 接 面 變 成 順 1 1 傾 〇 此 時 t 電 晶 體 開 始 動 作 得 像 是 NPH 雙 載 子 電 晶 體 » 電 1 1 流 在 通 道 下 方 的 基 座 表 面 下 方 流 動 〇 發 生 反 轉 效 應 後 » 電 Λ 1 流 可 以 由 源 極 流 至 汲 棰 0 反 轉 電 流 會 使 裝 置 快 速 耗 損 0 1 1 第 1 _ 之 傳 統 電 路 的 另 一 缺 點 曰 疋 在 節 點 A » 電 晶 體 - 1 I H1 和 Η2 的 η + 汲極區被昇蹏至非常高的值 Vp P + V tMl ♦ 1 1 | V t H2 0 因 為 P -型基座典型地像接地， 電晶體 Ml 和 H2 的 1 丨 汲 極 之 逆 偏 η + / Ρ - 二 極 體 接 面 必 需 承 載 此 非 常 高 的 逆 m 電 1 丨 壓 0 節 點 A 的 高 壓 使 得 這 項 技 術 為 了 支 援 具 有 非 常 高 接 面 ) 1 1 %JL· 朋 潰 電 壓 的 電 晶 體 而 必 需 承 受 負 擔 0 1 1 由 前 述 的 討 論 可 知 9 需 要 有 能 在 低 電 源 電 壓 的 情 況 下 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4 9 1 4 7 4 經濟部中央標準扃員工消费合作社印製 A7 B7 五、發明説明（5 ) 正常工作而又不必用臨限限值非常低之電晶醴的高壓傳送 閘。同理，需要有不用冒著無謂之險讓放電電晶體中發生 熱切換的高麼傅送閘。 發明槪酉 傅統的高K NMOS傳送閘霹要内部的節點被昇壓至比 待傳送之高颳還要高兩個電晶體臨限電壓值。這對於最低 的電源電壓和電晶體的最高豳限電壓都産生了限制；進而 ,將内部節點昇壓至比高壓還要高兩個電晶體臨限電壓值 會使所有連接至這些節點的電晶醱發生接面崩潰的危險性 增加。因此，本發明之一目標係創造高壓傅閘，該閘只需 對内部節點作最小的昇壓即可將整値高壓傳送至輸出端。 根據本發明，兩値NMOS昇壓電晶體將其源極接至高 壓輸入，且其汲極和閘極偽交叉連接。兩値縞合電容器將 兩個反相時脈接至兩個交叉連接之昇壓電晶體的閘極。一 NMOS傳送電晶體的閘極接至 NMOS昇壓電晶體之一的源極 ,汲極接至高壓輸入端，且源極接至輸出端。反相時脈將 其對醮之昇IS電晶體的閘極網接成較其臨限電壓為高，因 此將電容器充電並使昇壓霣晶體源極處的電壓增加。終使 得HMOS傳送電晶體的閘掻被提昇至比高壓輪入邇要高一 個臨限電壓，因而傳送電晶體可以將高壓傳至輸出端。 本發明之一實施例中，兩個二極體接法的調壓電晶體 將昇壓電晶體的閘極連接至高壓輸入端。這些連接確使昇 壓電晶體的閘極和傳送電晶體的輸入高一臨限電壓以上。 在此實施例中，當高壓輸入降低時，調壓電晶體也會降低 (請先閱讀背面之注意事項再填寫本頁)Vcc ^ VtM2 + VtH3 This paper size is in accordance with Chinese National Standard (CNS) A4 (21 × 297 mm) 2 9 1474 Printed by the Consumers' Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs A7 B7 5. Description of the invention (3) Xiang Cheshi, consider the following example. If the pass through of the oscillator is 0V, node A will be boosted to Vpp. When the oscillator rises to Vcc, the voltage at node A will be increased to Vpp + by the network because the voltage at the two ends of the container will not change instantaneously. Vcc. The current situation does not consider the parasitic capacitances of virtual nodes A and B, but its existence is not ignored in the present invention. Transistor M2 charges Node B to Vpp + Vcc-VtM2. The output OUT transmitted by transistor M3 becomes the lower of Vpp and Vpp + Vcc-VtM2-VtM3. If the voltage at node B is higher than Vpp by VtM3, the output voltage Vout will be increased to Vpp. Unless Vcc & VtM2 + VtM3, the transistor M3 will saturate and the output OUT will be less than Vpp. Transistor HI provides the load that is pumped to node B and adjusts the voltage of node A. When the DECODE input is Vcc, transistor M4 is turned off and the boost circuit is enabled so that the output OUT is pulled to Vpp. No, when the DECODE input is grounded, transistor H4 pulls the node to ground potential, so that transistor M3 remains in the cutoff state, so the output OUT is not driven. In order for the circuit in Figure 1 to operate at a low supply voltage of 3V or less, the threshold voltages VtM2 and VtM3 of the transistors M2 and M3 must be very low. However, various methods of reducing the threshold voltage of the transistor will cause a large leakage current from the source to the drain when the 霣 crystal is turned off. Typically, the high-voltage transmission gate shown in FIG. 1 is used to drive a block line of a memory array during a programming operation. Billion body arrays can have thousands of block lines. Often when writing a block, other blocks are not. In this case, only one block line is raised to Vpp, and the others are not raised to Vpp. If the transistor M3 becomes a low threshold device, and each —-------- I clothing-:-^-ΐτ ------ ^ * (Please read the back L first Note: Please fill in this again 1) This paper size applies Chinese National Standard (CNS) A4 specification (210X 297 mm) 3 9 1474 B7 V. Description of the invention (4) 1 word line uses the same device 9 All prohibited The sum of the leakage currents in the program (P Γ 0 g Γ am Ί in hi bited) will become very high. 9 Therefore, the high-m charge pump has a large current demand. Once a lot of power is wasted, 0 t I please 1 and then » To make the node B white high voltage discharge, the crystal M4 must be turned on first. Μ 1 I Read · 1 * At this time, the voltage drawn from the source to the source is about 20 V 〇 In terms of a certain technology 9 if the back 1 of 1 High cost When M4 is turned on, factory thermal switching will occur (h 0 t Note '1 sw it chi η g) J 〇 There is about When the voltage is more than seven volts »There will be a non-event 1 I re. 1 When a high electric field passes through the device. 0 When the device starts to conduct * It is difficult to conduct. 0 because filling in this I has a very large empty area from the drain to the base. When the device is turned on, the page 1 1 inversion (S na Ρ back) effect occurs. 0 The inversion effect is the start of the NH0S structure. 1 It acts like an NPN bicarrier (bi ρ 〇 1 ar) transistor instead of It is the result of the NM0S 1 transistor. 0 In the HM0S transistor, the drain-to-source current is limited. I is in the channel of the base surface. 0 But 9 When the drain-to-base interface is broken 1 1 9 Local The pedestal is charged enough to cause the pedestal-to-source interface to become 1 1 tilt. At this time, the t-transistor starts to behave like an NPH bipolar transistor »electricity 1 1 flows on the pedestal surface below the channel Bottom flow 〇 After reversal effect »Electricity Λ 1 current can flow from the source to the drain. 0 Reverse current will cause the device to quickly wear out. 0 1 1 Another disadvantage of the traditional circuit of 1_ is that at the node A »Transistor-1 I H1 and η 2 η + Drain The pole region is raised to a very high value Vp P + V tMl ♦ 1 1 | V t H2 0 Because the P-type base is typically like ground, 1 of the transistors Ml and H2 丨 the reverse bias of the drain η + / Ρ-The junction of the diode must carry this very high inverse m 1 1 丨 voltage 0 The high voltage of node A makes this technology necessary to support transistors with very high junctions 1 1% JL Burden 0 1 1 According to the foregoing discussion, 9 needs to be able to work under low power supply voltage 1 1 This paper size applies the Chinese National Standard (CNS) A4 specification (210X297 mm) 4 9 1 4 7 4 Central Standard of the Ministry of Economic Affairs 扃Printed by employees' consumer cooperatives A7 B7 V. Description of the invention (5) High voltage transmission that works normally without the use of an electric crystal with very low threshold . By the same token, there is a need for a high-frequency brake that does not needlessly risk thermal switching in the discharge transistor. Invention 槪 酉 Fu Tong ’s high-K NMOS transmission gate is boosted to a threshold voltage two transistors higher than the high voltage to be transmitted. This limits both the lowest supply voltage and the highest threshold voltage of the transistor; further, boosting the internal node to a threshold voltage higher than the high voltage of the two transistors will make all transistors connected to these nodes增加 Increased risk of joint collapse. Therefore, one of the goals of the present invention is to create a high-voltage Fu gate, which can transmit the entire high voltage to the output terminal with only a minimum boost to the internal nodes. According to the present invention, two NMOS boost transistors have their sources connected to a high voltage input, and their drains and gates are pseudo-cross connected. Two coupling capacitors connect two inverting clocks to the gates of two cross-connected boost transistors. The gate of an NMOS transmission transistor is connected to the source of one of the NMOS boost transistors, the drain is connected to the high-voltage input terminal, and the source is connected to the output terminal. The inverting clock connects the gate network of the IS transistor to a higher voltage than its threshold voltage, so the capacitor is charged and the voltage at the source of the boosted Y transistor is increased. As a result, the gate of the HMOS transmission transistor is raised to a threshold voltage higher than the input voltage of the high-voltage wheel, so the transmission transistor can transmit the high voltage to the output terminal. In one embodiment of the present invention, two diode-connected piezoelectric crystals connect the gate of a boost transistor to a high-voltage input terminal. These connections do raise the gate of the piezo crystal and the input of the transmitting transistor by a threshold voltage higher than one. In this embodiment, when the high-voltage input is reduced, the piezoelectric crystal will also be reduced (please read the precautions on the back before filling this page)
IT 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 5 9 1474 A7 B7 經濟部中央標準局員工消f合作社印絮 五、 發明説明 :6 ) 1 1 昇 壓 電 晶 體 閘 搔 處 的 電 壓 〇 1 1 1 在 另 一 1 ·>ιι 買 施 例 中 1 兩 個 放 電 電 晶 體 的 源 極 被 接 至 解 碼 1 1 輸 入 ， 源 極 被 接 至 舁 壓 m 晶 賭 的 閘 極 t 且 其 閘 極 均 被 接 至 ，丨 I 讀 \ 正 電 源 電 m Ο 藉 由 將 解 碼 輸 入 設 定 於 零 伏 特 • 昇 壓 電 晶 體 先 閱 讀 | 和 傳 送 電 晶 體 的 閘 棰 電 壓 可 保 持 在 零 伏 待 9 因 此 將 它 們 禁 背 \ij 1 | 之 1 能 〇 Ϊ 1 I 事 1 在 所 採 用 的 實 施 例 中 1 調 壓 電 晶 體 和 放 電 電 晶 體 均 包 項 再 1 填 1 含 於 高 壓 傳 送 閘 中 0 時 脈 偽 由 兩 輸 入 的 N AND 閘 所 産 生 » 寫 裝 頁 1 該 閘 用 解 碼 輸 入 和 振 盪 訊 號 作 為 輸 入 並 産 生 反 相 的 時 脈 作 s< 1 為 输 出 0 1 1 m 合 m 容 器 的 大 小 % 經 過 挑 選 » 以 確 使 反 相 時 脈 上 昇 1 緣 所 引 發 之 昇 壓 電 晶 體 閘 極 的 電 壓 增 量 大 於 臨 限 電 壓 0 這 訂 I 樣 確 保 能 逹 到 低 電 源 電 壓 和 高 臨 限 電 壓 Ο 1 I 根 據 本 發 明 所 呈 現 之 另 __^ 特 色 9 高 壓 傳 送 閛 係 連 接 至 \ 1 I 快 閃 記 億 體 細 胞 元 陣 列 的 字 組 線 0 1 1 由 本 發 明 之 詳 細 説 明 及 相 關 圖 式 將 可 明 瞭 本 發 明 上 述 1 及 其 它 特 色 與 優 點 Q 1 1 _ 式 的 1 單 説 明 丨 第 1 圖 為 只 用 HMOS 電 晶 體 以 傅 送 离 m 的 傳 統 η 路 0 1 | 第 2 圖 為 根 據 本 發 明 只 用 HMOS 電 晶 體 以 傳 送 高 m 的 1 i 電 路 〇 - I 第 3 圖 為 根 據 本 發 明 所 採 實 施 例之 只 用 HMOS 電 晶 體 〃以 傳 送 高 壓 的 電 路 0 1 1 第 4 iBf 圈 為 本 發 明 之 另 應 用 > 其 中 數 個 並 接 之 傳 送 電 1 1 本紙張尺度適用中國國家插準（CNS ) A4規格（210X297公釐） 6 9 1474 A7 B7 經濟部中央標準局負工消f合作社印^ 五、發明説明（ 7 ) 1 ] 晶 體 係 受 控 於 同 電 路 以 使 得 高 壓 被 傅 送至 數 m 輸 出 〇 1 1 第 5 圖 為 根 據 本 發 明 對 産 生 時 脈 所 採之 實 施 例 i 其 中 i 1 當 字 組 未 被 選 到 時 * 時 脈 被 禁 能 (d i s a b led) 〇 、| I 第 6 圖 偽 對 字 組 線 進 行 充 電 操 作 的 模擬 結 果 9 該 字 組 請 先 閱 1 :J— 線 的 電 源 電 壓 為 2 . 0 伏 • 燒綠電壓為 20伏 振—_ 贐 器 頻 率 讀 背 1¾ 1 為 1 6 . 7 MHz , 其中 Vp P 係 在 1 徹 秒 的 時間 週 期 内 由 零 充 之 注 意 1 Ί 至20伏 0 事 項 再 寫 本 1 1 第 7 ts} 圖 之 電 路 圖 所 示 者 為 根 據 本 發 明實 施 例 之 非 揮 發 1 ά 性 乂 記 億 體 細 胞 元 陣 列 (m e ία 0 Γ y c e 11 a Γ Γ a y ) 〇 頁 1 1 第 8 圖 之 方 塊 圖 所 示 者 為 非 揮 發 性 記億體積體電路架 1 1 構 » 該 架 構 適 合 使 用 根 據 本 發 明 之 高 壓 傳送 閘 〇 1 1 第 9 η 之方塊圖所示者為非揮發性.記憶體積體電路的 訂 1 另 一 種 架 構 9 該 架 構 適 合使用根據本發 明之 高 壓 傳 送 閘 0 1 I 本 發 明 之 詳 細 說 明 中 將 對 以 上 諸 圖 有更 深 入 的 解 釋 0 1 1 I gL 細 說 明 1 I 第 2 圖 所 示 者 為 本 發 明 之 實 施 例 200 〇 假 定 當 時 節 點 1 A和 B 之 電 荷 狀 態 為 地 電 位 〇 DECODE 訊號將由零變成V C C 1 1 * 且 節 點 A 和 B 將 充 電 至 V C C - V t 〇 時脈 CLK 由 零 至 Ί Vc C 振 盪 反 相 時 脈 /CLK 之 相 位 和 時 脈 CLK相反 0 當 時 1 I 脈 CLK 由零上昇至 Vc C 時 因 為 電 容 C1 和CB係和 中 間 1 1 ι 節 點 B 串接， 故節點 B 的 電 壓 將 迅 速 上昇 Vc C C1 / ( ? I C1 + CB) 0 其 中 CB 代 表 節 點 B 和 地 之 間的 m 霣 容 〇 電 容 1 CB 為電晶體 H2 和 H7 之汲棰電容、 電晶體 Ml 和 M5之 I 1 閘 極 電 容 的 總 和 〇 當 CLK 為 Vc C 時 t 電晶 體 Ml 將 節 點 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 了 91474 經漪部中央標準局員工消費合作社印繁 A7 B7 五、發明説明（8 ) A 充 電 至 V P P 0 當 CLK掉落至零而 /CLK 上昇 至 V c C 時 1 電 晶 體 Μ 1 截 止 » 而電 容 器 C2 使節 點 A的電 壓上舁V c C C 1 / (C1 + CB )〇 其中 C A 代表節點 A 和地之間的 總 電 容 〇 電 容 C A 為 電 晶 體 Ml 和M6之汲極電容、 電晶體M2 之 閘 極 電 容 的 總 和 0 當 CLK為 Vcc 時， 電晶體 M2將 節 點 B 充 電 至 Vp P 0 典 型 地 » Vp P 係 由有 限 容量之 電荷 泵 所産生。進 行 燒 錄 操 作 時 » Vp P 典 型 地會 由 零線性 增加 至 高壓， 如第 6 圖 中 之 軌 跡 602 所示。 V p p 增 加之斜 率係 由 電荷泵之容 量 決 定 〇 所 期 望 者 為 在 任 選之 傳 送閘中 ,節 點 A和 B和 輸 出 OUT 的 變 化 軌 跡 能 儘 可能 地 和 V p p 密合。 為了 要讓CLK和 /CLK 的上昇能將電晶體 Ml 和 M2 由截 止 切換成導通 » 必 須 滿 足 以 下 的 不 等 式 〇 Vc C * C 1 / (C1 + CB) > VtM 1 (不 等式 1) Vc c % C2 / (C2 + CA) > VtM2 (不 等式 2) 電晶體 Ml和 M2的臨限電壓典型地係相等（VtMl = VtM2)。節點 B還多了一個電路元件和它相接，就是傳送 電晶體M5的閘搔；因此，第一項不等式典型地較難以滿 足。電容C1的大小可以增加以確使滿足此項不等式。大 致上.當電晶體 Ml和 M2切換成斷開和導通時，經數艏 時脈週期後，節點 B的電麽便等於 Vpp。IT This paper size applies to Chinese National Standard (CNS) A4 specification (210X297 mm) 5 9 1474 A7 B7 Employees of the Central Standards Bureau of the Ministry of Economic Affairs and Cooperative Cooperative Prints 5. Description of the invention: 6) 1 1 Booster transistor gate The voltage of 0 1 1 1 in another 1 > ιι shopping example 1 the sources of the two discharge transistors are connected to the decode 1 1 input, and the sources are connected to the gate t of the voltage m crystal gamble and Its gates are all connected to 丨 I read \ positive power supply m 〇 By setting the decode input to zero volts • The boost transistor reads first | and the gate voltage of the transmitting transistor can be maintained at zero volts 9 Therefore Put them on the back \ ij 1 | of 1 〇 〇 1 1 事 1 In the adopted embodiment, the 1-mode piezoelectric crystal and the discharge transistor are both included, and 1 is filled with 1 The 0 clock pseudo contained in the high-voltage transmission gate is generated by the two-input N AND gate »Write page 1 This gate uses the decoded input and the oscillating signal as inputs and generates an inverted clock as s < 1 for output 0 1 1 The size of the m-to-m container% is selected »to ensure that the voltage increase of the boosted transistor gate caused by the rising edge of the inverting clock is greater than the threshold voltage of 0. This order ensures that the low power supply voltage and High Threshold Voltage 0 1 I Another __ ^ presented in accordance with the present invention. Features 9 High-voltage transmission is connected to the \ 1 I flash memory billion somatic cell array word line 0 1 1 by the detailed description of the present invention and related figures The formula will clarify the above 1 and other features and advantages of the present invention. Q 1 1 _ A single description of the formula 丨 The first figure is only using HMOS power The crystal sends the traditional η circuit away from m. 0 1 | Figure 2 shows the 1 i circuit using only HMOS transistors to transfer high m according to the invention. 0-I Figure 3 shows only the use of the embodiment according to the invention. The HMOS transistor uses a circuit to transmit high voltage 0 1 1 The 4th iBf ring is another application of the invention > several of them are connected in parallel. 1 1 This paper size is applicable to China National Standard (CNS) A4 specification (210X297 male) (Central) 6 9 1474 A7 B7 Work of the Central Standards Bureau of the Ministry of Economic Affairs, F. Cooperative Association ^ V. Description of the invention (7) 1] The crystal system is controlled by the same circuit so that the high voltage is sent to several m and output 0 1 1 5 The figure shows an embodiment i for generating clocks according to the present invention, where i 1 when the word group is not selected * clock is disabled (disab led) 〇, | I Figure 6 Pseudo-charging the word line Simulation result of operation 9 Please read this block first: J The power supply voltage of the line is 2.0 volts. • The green-burning voltage is 20 volts. The frequency of the reader reads 1¾ 1 is 16. 7 MHz, where Vp P is zero-charged within a time period of 1 second. 1 Ί to 20 volts 0 Matter rewrite 1 1 7th ts} The circuit diagram shown in the figure is a non-volatile 1 according to the embodiment of the present invention. Remembering the billion somatic cell array (me ία 0 Γ yce 11 a Γ Γ ay) 〇 Page 1 1 The block diagram in Figure 8 shows the non-volatile memory volume circuit frame 1 1 Structure »This structure is suitable for using the high voltage transmission gate according to the present invention 0 1 1 9 n The display is non-volatile. Memory volume circuit order 1 Another architecture 9 This architecture is suitable for using the high voltage transmission gate according to the present invention 0 1 I The detailed description of the present invention will have a more in-depth explanation of the above figures 0 1 1 I gL Detailed description 1 I Example 200: Assume that the state of charge of nodes 1 A and B at that time is the ground potential. The DECODE signal will change from zero to VCC 1 1 * and nodes A and B will charge to VCC-V t 〇 Clock CLK from zero to Ί Vc C The phase of the oscillating inverse clock / CLK is opposite to the clock CLK. 0 When 1 I pulse CLK rises from zero to Vc C, because the capacitors C1 and CB are connected in series with the middle 1 1 ι node B, the voltage of node B will quickly Rise Vc C C1 / (? I C1 + CB) 0 where CB represents the capacitance between node B and ground. Capacitance 1 CB is the drain capacitance of transistors H2 and H7, and I 1 of transistors M1 and M5. The sum of the electrode capacitances 〇 When CLK is Vc C t transistor Ml will be node 1 1 This paper size applies the Chinese National Standard (CNS) Λ4 specification (210X297 mm) 91474 Ministry of Standards Bureau of the Ministry of Standards and Consumer Affairs Cooperatives Printing Fan A7 B7 V. Description of the invention (8) A Charge to VPP 0 When CLK drops to zero and / CLK rises to V c C 1 Transistor M 1 cuts off »and capacitor The voltage at node A is increased by V c CC 1 / (C1 + CB). Where CA represents the total capacitance between node A and ground. Capacitance CA is the drain capacitance of transistors M1 and M6, and the capacitance of transistor M2. Sum of gate capacitance 0 When CLK is Vcc, transistor M2 charges node B to Vp P 0 typically »Vp P is generated by a limited capacity charge pump. During the programming operation, »Vp P will typically increase linearly from zero to high voltage, as shown by track 602 in Figure 6. The slope of the increase in V p p is determined by the capacity of the charge pump. 〇 It is expected that in the optional transmission gate, the change trajectory of nodes A and B and the output OUT can be as close as possible to V p p. In order for CLK and / CLK to rise, the transistors M1 and M2 can be switched from off to on. »The following inequality must be satisfied: Vc C * C 1 / (C1 + CB) > VtM 1 (inequality 1) Vc c% C2 / (C2 + CA) > VtM2 (Inequality 2) The threshold voltages of the transistors M1 and M2 are typically equal (VtMl = VtM2). Node B has one more circuit element connected to it, which is the gate of the transmission transistor M5; therefore, the first inequality is typically more difficult to satisfy. The size of capacitor C1 can be increased to ensure that this inequality is satisfied. In general, when the transistors M1 and M2 are switched off and on, after several clock cycles, the power at node B is equal to Vpp.
不過，節點 Λ和 Β的昇壓不是完全對稱的，因為節 點 Β有 Μ5的閘極電容和它相接而節點 Α沒有類似的閘 極電容作對應的相接。在節點B和地之間的總負載電容CB IJ.I---.----¢------1T-------Φ. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） 8 91474 A7 A7 B7 經漪部中央標準局員工消费合竹社印繁 五、發明説明 ( 9 ) 受 到 接 到 節 點 B 之所 有電路元 件的 影 更 明 確 地 說 9 電 晶 體 M5 的 閘 極 電容 、電晶體 M2的 汲 極電 容 、 電 晶 體 Ml 的 閘 極 電 容 > 還 有 在所 採實施例 中的 電 晶體 M4 之 汲 極 和 閘 棰 電 容 0 當 時 脈 輸入 CLK的電壓增加 Vc C 時 9 節 點 B 電 壓 的 增 加 V C C C1 / (Cl + CB) 〇 為了使爾晶醱 Ml和 M2 能 夠 導 通 9 節 點 Β此時的電壓增量應大於電晶體 Ml 的 臨 限 電 m 〇 因 此 V C C * Cl / (Cl + CB )>v tMl 〇 除 非 此 項 不 等 式 成 立 9 否 則電 容器 Cl 無法 將 電晶 體 Ml 的 闞 極 網 合 至 夠 高 以 使 電 晶體 Ml導通 〇而 若 CB 是 大 的 值 則 電 容 器 C 1 也 須 加 大。 若 時 脈 CLK 和 /CLK 在 Vpp 已 達到 其 最 高 的 終 值 時 仍 m 缅 供 應 » 經 由電 晶體 Cl 和 C2 的電 容 性 網 合 會 在 時 脈 CLK 的交替相位期間進一步使節點 A 和 B 昇壓。 在 第 2 圖 所 示的 實施例20 0中， 節點 A 的 電 壓 會 在 Vp P 和 V P P + V C C ^ C2 / (C2 + CA) 之間隨 /CLK 同 步 振 盪 » 節 點 B 的電壓會在 Vpp 和 V P P + V C C C1 / (C1 + CB ) 之 間 隨 CLK 同步振通。在此實施例中， 在CLK為 高 相 位 期 間 即 使 已 將 節點 A充電至 V p P . 電晶體Ml 仍 保 持 截 止 9 在 /CLK 為 高相 位期間即 使已 將 節點 B充 電 至 V P P 9 電 晶 體 M2 仍 保 持截 止。因為 電晶 體 Ml 和 M2 均 保 持 為 截 止 9 所 以 並 無 電晶 體自源極 將罨 流 引入 0 第 2 圖的電路 2 00相當 耐用 » 它可 以 在 非 常 低 的 電 源 電 壓 V C C 和非常高的電晶體臨限電歷V t 下 操 作 0 上 述 討 IW 所 稱 之 電 晶 體臨 限電懕 V tMl 和 V tM2 有 可 能 是 不 同 1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 91474 婧 先 閱 讀 背 面 i 事 項 再 填 I裝 頁 A7 B7 經漪部中央標準局負工消f合作社印^ 五、發明説明 ( 10 ) 1 的 電 壓 〇 不 過 ， 因 為 根 據 本 發 明 之 電 路 中 的 所 有 電 晶 體 典 1 1 型 地 % 以 相 同 的 摻 雜 層 次 及 其 它 相 同 的 製 程 參 數 製 造 » 正 1 常 情 況 下 ， 實 際 作 成 的 電 晶 體 應 有 相 同 的 臨 限 電 壓 V t 〇 ：r I 請 1 第 3 _所示者為本發明所採之實施例 300 〇 第 3 ISI 醒 先 閲 讀 1 的 電 路 300 包括兩個調壓裝置 30 1 和 302 9 分 別 接 在 節 背 1 I 點 A 和 B〇 加上調壓裝置 30 1 和 302 有 肋 於 避 免 解 碼 電 之 注 意 1 晶 體 M6 和 M7 發 生 熱 切 換 的 可 能 性 0 若 V P P 被 放 電 時 時 事 項 再 1 1 填 1 脈 仍 m 鑲 供 應 i 則 不 需 要 電 晶 體 M3 和 M4〇 寫 本 裝 本 發 明 的 典 型 用 途 是 用 來 驅 動 具 有 超 大 量 字 組 之 快 閃 頁 ·， 1 1 記 億 體 陣 列 的 字 組 線 〇 這 高 壓 傳 送 電 路 可 以 是 以 每 個 時 1 1 脈 為 基 礎 而 存 在 著 因 此 9 快 閃 記 億 體 陣 列 存 在 著 大 量 的 1 1 這 類 電 路 0 字 組 的 燒 錄 須 要 高 的 燒 錄 電 壓 V P P 9 其 典 型 值 訂 I 約 為 20 V 〇 因 為 唯 一 的 電 源 電 壓 為 V C C ( 約 3V) 和 地 ( 零 1 I 伏 待 )， 此項高燒錄電壓 Vp P 傜 由 晶 片 内 的 高 壓 電 荷 泵 所 1 1 | 産 生 0 在 某 燒 錄 模 式 中 t 一 次 只 寫 — 個 字 組 〇 因 此 貸 所 1 1 ，蛛 期 望 者 為 : 當 致 能 其 中 __- 組 高 壓 傳 送 電 晶 體 驅 動 所 選 擇 之 1 區 塊 時 9 禁 能 其 它 所 有 高 壓 傳 送 電 晶 體 將 VP P 驅 動 至 其 字 1 I 組 線 〇 在 此 事 件 中 参 必 箱 有 一 機 制 以 確 保 所 有 未 被 選 到 之 1 丨 區 塊 的 節 點 A 和 B 被 放 電 至 零 伏 待 〇 1 I 根 據 本 發 明 實 施 例 之 電 路 用 解 碼 電 晶 體 M6 和 M7 促 1 i 成 此 項 動 作 0 解 碼 電 晶 體 M6 和 H7 的 源 極 分 別 被 接 至 節 % 4 | 1 點 A 和B 9 且 電 晶 體 H6 和 M7 的 汲 極 被 接 至 字 組 解 碼 訊 J 1 號 DECODE 〇 當 DECODE 訊號被拉至 Vc C 時 9 電 晶 體 M6和 1 1 M7為 截 止 9 因 此 節 點 A和B可 以 白 由 往 上 昇 壓 〇 當 DECODE訊 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） ι 〇 91474 A7 B7 經漪部中央標準局負工消費合作社印裝 五、發明説 ( 11 ) 1 號 被 接 地 時 » 電 晶 體 M6和 M7 導 通 並 將 節 點 A 和 B 保 1 1 持 在 地 電 位 0 因 為 節點 Λ 和 B 被 接 地 9 昇 壓 電 晶 體 Ml和 1 M2 都無法導通。 傳送電晶 體Μ 5也因為閘極被接在節點B t —:| I 請 匕 所 以 也 被 截 止 〇 因 此， 在未被 選 到 的 字 組 中 9 不 會 有 Vp P 龙 閱 、丨 讀 電 荷 泵 所 引 起 的 電 能損 耗〇 背 4} 1 I 更 重 要 的 是 9 當前 次被選 到 » 但 此 次 未 被 選 到 時 1 電 之 意 1 Ί I 晶 體 M6 和 M7 將 節點 A 和 B 由 高 於 V P P 的 電 壓 放 電 〇 孝 項 再 1 1 1 在 第 3 圖所示之採用實施 例 300 中 * 電 晶 體 M3 和 M4被 填 寫 本 1 i- I 安 装 在 節 點 A 和B ,且 其汲掻 被 連 接 至 其 閘 極 » 使 能 像 二 頁 1 1 極 體 般 動 作 0 這 些 電晶 體分別 調 整 節 點 A 和 B 的 電 壓 t 1 以 使 得 節 點 A 的最大靜態 電鼷為 Vp P + V t H3 且節點B的 1 I 最 大 靜 態 電 壓 為 V P P + VtM4〇 電 路 之 百 標 為 經 由 電 晶 體 H5 訂 I 將 高 壓 V P P 傳送到輸出端 ΟϋΤ〇 因為節點B控 制 電 晶 體 M5 1 1 I 的 閘 極 f 必 需 將 節 點 B 充 電至 Vp P + vt M5 0 若 電 晶 體 M4和 1 1 I H5 被製造成有相同的臨限 電壓（VtM4 = V tM5) % 則 二 極 體 1 1 d 1 接 法 之 調 壓 電 晶 醱 M4 保証節 點 B 能 靜 態 地 維 持 在 不 超 過 所 需 之 電 壓 以 達 成 將Vp P傳 送到輸出端 OUT 之 所 要 結 果 0 1 1 在 第 2 圖所示的實施 例 200 中 ， 少 了 二 極 體 接 法 之 | 調 壓 電 晶 醴 M3 和 M4 , 節 點 A 於 CLK在 高 相 位 期 間 被 靜 1 I 態 地 維 持 在 V P P + V c c % C2 / (C2 + CA) 之 電 壓 1 節 點 I -4 B 於 /CLK 在 高 相 位期 間被靜 態 地 維 持 在 V P P + V C C *C1 / (C1 + CB) 之 電 壓。 在第3 圖所示之實施例 300 中 f ) 有 了 二 極 體 接 法 之 調壓 電晶體 M3 和 M4 • 雖 然 節 點 A在 CLK 1 1 的 上 昇 緣 到 達 最 大 電壓 Vp P + V C C x<U •t* C2 / (C2 + C A) > 調 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 11 91474 經漪部中央標準局貝工消費合作社印32 A7 B7 五、發明説明（12) 麽電晶體M3在CLK的下降綠之前將節點A放電至Vpp + VtM3。同理，雖然節點B在 /CLK的上昇緣被昇壓至Vpp + V c c * C 1 / ( C 1 + C B ),諏壓電晶體Μ 4在 / C L K的下降緣 之前將節點 Β放電至 Vpp + VtM4。 進而，若産生Vpp之電荷泵（圖中未顯示）被關閉且VPP 放電至某些較低之電壓（Vcc或地），則根據本發明所採實 施例之電路 30 0中所用之電晶體 M3和 M4使得節點A和 B自動隨箸Vpp經由電晶體M3和 M4放電，其放電的情 況為隨著Vpp之放電，保持比Vpp高一個臨限電壓Vt。 第 3圖中所採之實施例 300因為對節點A和 B作調壓， 使得當Vpp降低時，節點 A和B的電壓也降低，因此， 在放電電晶醴M6和M7發生熱切換的可能性減至最低。 當接下來解碼訊號降低至地電位時，節點 A和 B的電壓 便不再接近20V的燒錄電壓。 根據本發明所呈現的另一待色，第4圖所示者為受控 於同一節點B之多重並接傳送電晶齷 M50-M5N驅動多 重字组線 wLO - wLN。有數種情況期望使用這種組態。例 如，待殊記億體陣列的實際尺寸可能使得每一個字組需要 有數條字組線。再如，高壓開關可能會僅用於同時燒錄數 個字組。又如，在NAND快閃記憶體陣列中，只要在任定 NAHD中的任一字組要被燒錄時，所有對鼴至該細胞元的傳 送電晶體均需被致能。視第4圖中所示多重傳送電晶體M50 -M5H之大小而定，自節點 B至地之電容 CB可能非常大 ，所以電容器 C1也必需夠大方能滿足不等式（1)。 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 91474 (請先閱讀背面之注意事項再填寫本頁) .裝 訂 經濟部中央標準局員工消费合作社印紫 A7 五、發明説明（13) 根據本發明所呈現之另一待色，第5圖所示者為時脈 電路 500所採之實施例 500,該時脈電路 500俗配合第 2和 3圖所示之高壓開關電路 200和 300使用。時脈緩 衝器500之存在係以開關為基礎；因此，對每一個高壓開 關電路200或300而言，存在一個個別的時脈緩衝器500。 可以在晶片内産生也可以自外部輸入單一相位振盪器訊號 0SC。兩輸入 NAND閘 501取振盪器訊號0SC和解碼訊號 DECODE作為輸入並産生反相時脈/CLK訊號。反相器502取 反相時脈訊號/CLK作為輸入並産生非反相時脈訊號CU作 為輸出。 就任一高壓開蘭20 0或300而言，只要DECODE訊號為低 位，時脈CLK和 /CLK之振盪便被禁能，以使得CLK靜態 地維持在地電位而 /CLK靜態地維持在 Vcc。電晶體M6和 M7将節點 A和 B保持在地電位。只要時脈CLK和/CLK 不振盪，高懕開關200和 300以及時脈電路 500便不會 消耗靜態電能。被禁能的高壓開關200和300以及其對應 之時脈電路500不會消耗靜態電能是非常重要的事實，這 是因為在任定燒錄週期内，可能會存在著大量這類的非-致能電路。 第 6圖所示者為本發明所採實施例 300於充電操作 期間的動作。在第6圖中，Vcc為2伏特，且最高燒錄 電壓為 20伏待。振盪器訊號0SC以60奈秒的週期在0伏 恃（地電位）和 2伏待（V c c )之間振盪，如波形 6 0 1所示。 高應産生器（圖中未示）需要1撤秒（1000奈秒）方能將Vpp (請先閱讀背面之注意事項再填寫本頁) _裝· d 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 13 9 1474 經濟部中央標準局員工消費合作社印繁 A7 B7五、發明説明（14) 由地電位增加到 2 0伏待。V p p如波形 6 0 2所示。字組線 輸出 OUT 603如波形 603 所示。第6圖中的波形604為 節點 B於燒錄操作期間的電壓。於時間 tl時，DEC 0DE訊 號昇至高位，因此使節點 A和 B和輸出 OUT上昇。於時 脈 CLK的低相位期間.電晶體M2將節點 B接至 Vpp 。 於CLK的上昇緣，電容性的綃接開始將節點B充電至Vpp + Vcc * Cl / (Cl + CB),但調壓電晶體 M4接箸便將節點 B放電至 Vpp + VtM4。當電荷泵增加 Vpp和節點B的電 壓時，本體效應會增加電晶體M4的臨限電壓 VtM4 。因 此，節點 B緊隨在 CLK上昇緣後之電壓 Vpp + Vcc * C1 / (Cl + CB)和恰在CLK下降緣結束前之電壓 Vpp +VtM4 的差值會随Vpp之增加而減少。 第 6圖所示者為第 3圖所示實施例之模擬結果。電 晶體的大小和時脈頻率應作挑選，以使得輸出ΟϋΤ和節點 Α在C L Κ的高相位期間可以跟随V ρ ρ之變化，且節點Β在 CLK的低相位期間可以跟随Vpp之變化。例如，電晶體M2必 需大得足以使節點 B在 C L K的高相位期間可以被充電至 Vpp。在第 6圖中根據本發明之電路所模擬的實施例中， 安裝於輸出端OUT之字組線603有2撤徹法拉（picofarad) 的對地電容。電容Cl為0.2徹徹法拉且C2僅為0.1徹 徹法拉。傳送電晶體 M5具有10撤米的通道寬度和1.2撤 米的通道長度。昇壓電晶體H1具有 4微米的通道寛度和 1.2徹米的通道長度。昇壓電晶體 M2為3徹米的通道寬 度和1.2徹米的通道長度。調壓電晶體 M3和 M4以及二 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 9 1474 (請先閱讀背而之注意事項再填艿本頁) -裝 經漪部中央標準局負工消费合作社印紫 A 7 B7 五、發明説明（15) 極體接法的電晶體 M6和 M7 —樣是 3撤米的通道寬度和 4徹米的通道長度。 以下將參考第 7和 8圖，說明本發明相關的快閃記 憶體細胞元陣列之範例。第 7圓之電路圖所示者為細胞元 陣列700,該細胞元陣列適合使用根據本發明之高壓傳送 閘。第8圖之方塊圖所示者為非揮發性記憶體積體電路結 構 8 0 0,其中包括根據本發明實施例之非揮發性記億體細 胞元陣列7 0 0所用的記憶體控制模組。 如第8圖所示，半導醱記憶體裝置 800中，以快闵 記憶體裝置為例，根據本發明之實施例偽包括具有多數個 記憶體細胞元的細胞元陣列 700;用以任意選擇該細胞元 陣列 700中任一記憶體細胞元的 X -解碼器 26和 Y-解 碼器 25;放大器/輪入緩衝單元 28 ,該單元具有可用於 讀取記億體細胞元的感測放大器；用以對所選定之記億體 細胞元作資訊燒錄或抹除的燒錄/抹除電K開關23;根據 記憶體的狀態選擇其中一種致能訊號的狀態控制電路26。 進而，第 8圖中的細胞元陣列 700亦係内建於第7圖中 •成為在每一條字組線和諸位元線上有多數個記億體細胞 兀〇 在第 7圖中，每一條字組線的細胞元電晶體 C都將 其控制閘極共同接至細胞元電晶髏 Ch至 Cu的控制閘極 。每一行多重細胞元電晶體C都將其汲搔共同接至位元線 BLn。每一個細胞元電晶體 C都將其源極連接至地GND。 電應 Vcc經由負載電阻（例如 R21至 R2J)加在位元線BLi 本紙張尺度適用中國國家標準（CNS ) A4规格（21 ox297公釐> 1 5 9 1 474 — JI — Ί-----裝------訂------d — (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消t合作社印^ A7 B7五、發明説明（16) 至BLn,以能視細胞元電晶醴中是否被寫入資料而穩定地 設定細胞元電晶體的電位。當分別由線 WU至lih中及BL! 至BLj中遘擇一條字組線和一條位元線時，便選到單一艏 細胞元電晶體。明確地說，所選擇的字組線WLm和所選擇 的位元線BLn之交叉處的細胞元Cmn就是所遘到的細胞元。 若細胞元電晶體C«n中所儲存的資料值為 「0」，表示細 胞元電晶體Cmn被「關閉」，且所選擇的位元線BLn因為被 電阻R2n提昇所以會維持在VCC 。反之，若細胞元電晶體 Cmn中所儲存的資料值為 「1」，表示細胞元電晶體C«n被 「導通」，且所選擇的位元線BLn被細胞元電晶體Cmn拉低 至較低的電壓。然後位元線BLn的電位被放大器/輸入缓衝 區塊28中的感測放大器讀出作為細胞元資訊。 具有細胞元陣列 700的半導體記億體裝置 800如第 8圖所示。裝置有高壓（Vpp)偵測器21,狀態控制電路22, 燒錄/抹除電壓開關23,输入/输出緩衝區24, X-解碼器 26, Y-解碼器 25, Y-閘 27,和放大器/輸入緩衝器28 , 該缓衝器 28中包括用以將儲存在細胞元電晶體中之資料 值讀出的感測放大器。高壓（Vpp)偵測器21判斷是否已有 高壓Vpp,若已有高歷 Vpp, ®壓偵測器輸出「高位」訊 號V h h給狀態控制電路2 2。若否，則輸出「低位」訊號V h h 。狀態控制電路 22除了由高壓偵測器21接收訊號Vhh外 ,也自外部接收晶片致能訊號CE/、寫入致能訊號WE/、 輸出致能訊號 OE/。狀態控制電路由這些訊號決定適當的 操作模式；例如，讀取、寫入、和抹除模式都得以決定。 J, *~^ ^11 裝 I ^ n 从 (請先閱讀背面之注意事項再填荇本頁) 本紙張尺度適用中國國家標隼（CNS ) A4現格（210X297公釐） 16 91474 經濟部中央標隼局貝工消費合作社印1ί A7 B7 五、發明説明（17) 狀態控制電路 22對這些訊號的回應包括輸出控制訊 號 0/,輸入控制訊號 1/,抹除訊號 E/ ,寫入控制訊號 W/,和讀取訊號 R/ 。例如，當遘定讀取模式時，狀態控 制電路22接收「低位」的晶片致能訊號CE/、 「低位j 的輸出致能訊號0E/、和「高位j的寫入致能訊號WE/。 同時，電壓訊號 Vhh為「低位j ,表示高壓 Vpp未被導 通。接下來，狀態控制電路 22提供「低位」輸出控制0/ 和謓取R/訊號。低位的R/訊號致能對細胞元陣列700 内容之讀取；低位的0/訊號允許輸入輸出緩衝區24驅動 裝置800的输出接腳（圖中未示）。當選定寫入模式時，狀 態控制電路2 2接收「高位j的電鼴訊號 V h h和「高位j 的输出致能訊號0E/。 「高位j的電壓訊號 Vhh表示已有 高壓 Vpp;高位的輸出致能訊號0E/禁止輸入输出緩衝區 塊24驅動裝置8 00的輸出接脚（圖中未示）。同時，晶 Η致能訊號CE/和寫人偽能訊號 WE/為「低位」。接下 來，狀態控制電路輸出「低位」的输入控制訊號1/ 、和 「低位j的寫入訊號 W/。 選擇抹除模式時，外部電路（圖中未示）將晶片致能訊 號CE/除能為「高位」，將输出致能訊號0Ε/除能為「 高位」，將寫入致能訊號WE/致能為「低位」。其結果為 :Vhh昇至高位，表示有高壓 Vpp,且随後狀態控制電路 22致能「低位j的抹除訊號 E/。當燒錄/抹除電壓開關23 接收到「低位j的抹除訊號E/時，便將細胞元陣列7 00的 電源供應電壓切至高壓 Vpp。當「低位」的抹除訊號E /或 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 1 η 9 1474 {誚先閱讀背面之注意事項再填寫本頁) -裝 殊 經濟部中央標準局負工消費合作社印製 A7 B7五、發明説明（18) 「低位」的寫入訊號 W/被送入燒錄/抹除電壓開關23時 ，開關 23將輸出電壓 VPER切至高壓Vpp。VPER被送至 Y -解碼器 2 5。當輸入/輸出緩衝區2 4偵測到控制訊號I /由 高位轉變成低位時所發生的下降緣，輸入/輸出緩衝區2 4 會將接收自外部裝置（圖中未示）之輸入資料 D0-D7錤住。 然後輸入資料 D0-D7會經由線DI0-DI7轉送至細胞元陣列 700 〇 反之，當接收到輸出控制訊號0/之下降緣時.缓衡 器24會將來自細胞元陣列的输出資料 D00-D07鎖住，然 後經由雙向線D0-D7將資料输出至外部的裝置。X -解碼器 被配置成接收位址訊號Am U = 0至9)、寫入訊號W/、 讀取訊號R/、和抹除訊號E/。回應這些輸入時.X -解碼 器 25输出一選擇訊號至細胞元陣列以便藉由送一 「高位 j訊號至字組線WLra選擇所要的字組線 WLb。Y -解碼器被 配置成接收位址訊號 An (η = 10至16)、寫入訊號W/、 讀取訊號 R/。回應這些輸入時，Υ -解碼器25輸出一位元 線控制訊號 CLn至 Υ -閘 27。Υ -閘 27選擇位元線BLn以 讀取及寫入和位元線控制訊號CLn對應的資料。更明確地 說，在寫入模式（即，當寫入訊號W/為「低位」）時，高 壓 Vpp被送至所選的位元線 BLn。然後，輸入資料DI由 缓衝區24被送至位元線。在讀取模式（即，當「低位j讀 取訊號R/被送至 Y -閘 27)時，所選的位元線 BLn被連 接至緩衝器28中之感測放大器。然後細胞元資訊由缓衝 器 28内之感測放大器被作為输出資料 D0輸出。 丨~Ί.丨~----裝------訂------故 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） 18 91474 經濟部中央標準局貝工消費合作社印紫 A7 B7五、發明説明（19) 第9圖所示者為適合使用根據本發明之高壓開關的另 一快閃記億體架構。 雖然此處只說明了本發明的少數實施例。對熟習此技 藝者而言，顯然本發明可以用其它許多恃定的形式實施而 不脱離本發明之精神或範圍。因此，所敘述之範例和實施 例僅偽作為說明而非限制，且本發明並未受限於此處所提 及之細節，而俗可再修改但仍未脱離所申請專利之範圍。 如上所述，根據本發明之可電性抹除及電性燒錄之非揮發 性半導體裝置具有由隧道-抹除（tunnel-erase)細胞元電 晶體所組成的細胞元陣列，其中之細胞元電晶體為有浮動 閘極之雙-閘結構。 由上述對根據本發明之快閃記億體裝置所作的討論可 知，要進行不同的記億體操作，必須在合適的時間内將高 壓 Vpp切換至數個節點上。例如，毎一條字組線 WL和每 一條位元線 B L必須在某個時間内被高壓V p p驅動。因此 ，為了讓高壓 Vpp傳送至宇組線，可以根據類似第3圖所 示之本發明作成高壓開關 300,並内建於 X -解碼器26中 。每一條宇組線 WL包括一傾高醱開鼸 300,該開關選擇 性地將字組線 WL連接至 Vpp。若 X -解碼器 26的每一條 字組線 WL有一餹高壓開關 300,則所用之快閃記億體裝 置800中將裝有大量根據本發明之高壓開關300。高壓開 關300能夠在短時間内將字組線 WL昇壓至高壓 Vpp,且 即使在低電源電壓Vcc下操作時，未被選到的字組也幾乎 不會有來自VPp電荷泵（圖中未示）的漏電流。 本紙張尺度適用中國國家榡準（cns ) A4規格（2iox297公釐) 1 9 9 1 474 (請先閲讀背面之注意事項再填寫本頁) •裝However, the boosting of nodes Λ and Β is not completely symmetrical, because node B has a gate capacitor of M5 connected to it and node A does not have a similar gate capacitor for corresponding connection. Total load capacitance between node B and ground CB IJ.I ---.---- ¢ ------ 1T ------- Φ. (Please read the precautions on the back before filling (This page) This paper size applies to Chinese National Standards (CNS) A4 specifications (2 丨 0X297 mm) 8 91474 A7 A7 B7 Employees of the Central Standards Bureau of the Ministry of Economic Affairs of the People's Republic of China. The shadows of all the circuit components of Node B more specifically say that the gate capacitance of transistor M5, the drain capacitance of transistor M2, the gate capacitance of transistor M1 > and the transistor M4 in the embodiment adopted Drain and gate capacitance 0 When the voltage of the clock input CLK increases by Vc C, the voltage of node B increases by VCC C1 / (Cl + CB) 〇 In order to enable the crystals M1 and M2 to turn on the voltage of node 9 at this time The increment should be larger than the threshold m of the transistor M1. Therefore VCC * Cl / (Cl + CB) > v tMl 〇 Unless this inequality holds 9, the capacitor Cl cannot connect the 网 pole network of the transistor M1 to a sufficiently high level. So that the transistor Ml is turned on and if the square value of the CB is large capacitor C 1 is also to be added is large. If the clocks CLK and / CLK are still supplied when Vpp has reached its highest end value, Myanmar supply »Capacitive meshing via transistors Cl and C2 will further boost nodes A and B during the alternating phase of clock CLK . In the example 20 shown in FIG. 2, the voltage of node A will oscillate synchronously with / CLK between Vp P and VPP + VCC ^ C2 / (C2 + CA) »The voltage of node B will be between Vpp and VPP + VCC C1 / (C1 + CB) oscillates synchronously with CLK. In this embodiment, even if node A has been charged to V p P while CLK is high phase, transistor M1 remains off 9 while node B is charged to VPP 9 when / CLK is high phase Keep it off. Because the transistors M1 and M2 are both kept at the cut-off of 9, there is no transistor that draws current from source to 0. The circuit in Figure 2 is very durable »It can operate at very low supply voltage VCC and very high transistor threshold Operating under the electric calendar V t 0 The transistor threshold voltage mentioned in the above discussion of IW 懕 V tMl and V tM2 may be different 1T This paper size applies the Chinese National Standard (CNS) A4 specification (210X297 mm) 91474 The back matter is filled again. I install the page. A7 B7 The work of the Central Standards Bureau of the Ministry of Standards and Industry Cooperatives, F. Cooperative Association ^ V. Description of the invention (10) 1 Voltage 0 However, because all transistors in the circuit according to the present invention are 1 1 Type% is manufactured with the same doping level and other same process parameters »Positive 1 Under normal circumstances, the transistor actually made should have the same threshold voltage V t 〇: r I Please 1 3 _ Embodiment 300 adopted in the present invention The 3rd ISI wake-up reading circuit 300 includes two voltage regulators 30 1 and 302 9 connected to the node back 1 I points A and B〇 plus the voltage regulators 30 1 and 302 are ribbed to avoid the attention of decoding electricity 1 The possibility of thermal switching of crystals M6 and M7. 0 If the VPP is discharged, the event will occur again. 1 1 Fill the pulses and still supply the i. Do not need the transistors M3 and M4. The typical use of the present invention is to drive Flash page with a large number of block groups, 11 block lines of 1 billion arrays. This high-voltage transmission circuit can exist on the basis of 11 pulses per hour, so there are a large number of 9 flash arrays. 1 1 This type of circuit requires a high programming voltage VPP for programming of 0 blocks. Its typical value is about 20 V. Because the only power supply voltage is VCC (about 3V) and ground (zero 1 I volt standby). , This high programming voltage V p P 傜 is generated by the high-voltage charge pump in the chip 1 1 | 0. In a certain programming mode, t is only written once—a block of words. Therefore, the credit is expected to be: When enabling the __- group The high-voltage transmission transistor drives the selected block 9 when the block 9 is disabled. All other high-voltage transmission transistors drive VP P to its word 1 group I line. In this event, the box must have a mechanism to ensure that all unselected 1 丨 Nodes A and B of the block are discharged to zero volts. 0 1 I The circuit according to the embodiment of the present invention uses decoding transistors M6 and M7 to facilitate 1 i to perform this action. 0 The sources of decoding transistors M6 and H7 are respectively Connected to node% 4 | 1 points A and B 9 and the drains of transistors H6 and M7 are connected to the block decode signal J 1 DECODE 〇 When the DECODE signal is pulled to Vc C 9 transistors M6 and 1 1 M7 is cut-off 9 so nodes A and B can go up from nowhere 〇When DECODE News 1 1 This paper size is applicable to Chinese National Standard (CNS) A4 specification (2 丨 0X297 mm) 〇91474 A7 B7 Printing by the Central Standards Bureau of the Ministry of Economic Affairs and Consumer Cooperatives of the Ministry of Economic Affairs 5. Inventory (11) 1 When the No. is grounded »Transistors M6 and M7 are turned on and nodes A and B are kept at 1 1 at ground potential 0 because nodes Λ and B are grounded. 9 Both booster transistors M1 and 1 M2 cannot be turned on. The transmission transistor M 5 is also cut off because the gate is connected to the node B t —: | I please. Therefore, there will be no Vp P in the unselected block 9 and read the charge pump. The power loss caused by the current is 0. 4} 1 I more importantly 9 is currently selected »but not selected this time 1 meaning of electricity 1 Ί I crystals M6 and M7 will increase nodes A and B from higher than VPP The voltage of the voltage is 0, and the term 1 1 1 is used in the embodiment 300 shown in Fig. 3 * Transistors M3 and M4 are filled in. 1 i-I is installed at nodes A and B, and its drain is connected to it. Gate »Enable to act like two 1 1 pole bodies 0 These transistors adjust the voltage t 1 of nodes A and B respectively so that the maximum static voltage of node A is Vp P + V t H3 and 1 I of node B The maximum static voltage is VPP + VtM4. The 100 mark of the circuit is set by the transistor H5 to transmit the high voltage VPP to the output. 〇ϋΤ〇 Because node B controls the gate f of transistor M5 1 1 I, it is necessary to charge node B to Vp P + vt M5 0 if transistor M4 and 1 1 I H5 are made to have the same threshold voltage (VtM4 = V tM5)% Diode 1 1 d 1 Connected piezo crystal M4 to ensure that node B can be maintained statically at a voltage not exceeding the required voltage to achieve the desired result of transmitting Vp P to the output OUT 0 1 1 In the embodiment 200 shown in FIG. 2, the diode connection method is omitted | the piezoelectric crystals M3 and M4, and the node A is statically maintained at VPP + V cc during the high phase during CLK % C2 / (C2 + CA) voltage 1 Node I -4 B is statically maintained at VPP + VCC * C1 / (C1 + CB) at / CLK during high phase. In the embodiment 300 shown in Fig. 3, f) there are tuned piezoelectric crystals M3 and M4 with diode connection. Although node A reaches the maximum voltage Vp P + VCC x < U at the rising edge of CLK 1 1 t * C2 / (C2 + CA) > tune 1 1 This paper size is applicable to Chinese National Standard (CNS) A4 (210X297 mm) 11 91474 Printed by the Bayer Consumer Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs 32 A7 B7 V. Invention Explanation (12) The transistor M3 discharges node A to Vpp + VtM3 before the falling of CLK is green. Similarly, although node B is boosted to Vpp + V cc * C 1 / (C 1 + CB) at the rising edge of / CLK, the piezoelectric crystal M 4 discharges node B to Vpp before the falling edge of / CLK + VtM4. Further, if the charge pump (not shown) that generates Vpp is turned off and VPP is discharged to some lower voltage (Vcc or ground), the transistor M3 used in the circuit 300 of the embodiment according to the present invention is used. And M4 make nodes A and B automatically discharge with Vpp via transistors M3 and M4, the discharge situation is as Vpp discharge, maintain a threshold voltage Vt higher than Vpp. In the embodiment 300 shown in FIG. 3, the voltages at nodes A and B are adjusted so that when Vpp decreases, the voltages at nodes A and B also decrease. Therefore, there is a possibility of thermal switching in the discharge transistors M6 and M7. Sex is minimized. When the decoded signal is lowered to ground, the voltage of nodes A and B is no longer close to the 20V programming voltage. According to another aspect presented by the present invention, the one shown in FIG. 4 is a multiple parallel transmission transistor controlled by the same node B. M50-M5N drives multiple word line wLO-wLN. There are several situations where this configuration is desired. For example, the actual size of the billion-body array to be remembered may require several block lines for each block. As another example, a high-voltage switch may only be used to program several blocks at the same time. As another example, in a NAND flash memory array, as long as any block in any given NAHD is to be burned, all transmission transistors facing the cell need to be enabled. Depending on the size of the multiple transmission transistors M50-M5H shown in Figure 4, the capacitance CB from node B to ground may be very large, so capacitor C1 must also be large enough to satisfy inequality (1). This paper size applies to China's National Standards (CNS) A4 specification (210X297 mm) 91474 (Please read the notes on the back before filling out this page). Binding of the Central Consumers Bureau of the Ministry of Economic Affairs, Consumer Cooperatives, Printing A7, V. Description of Invention 13) According to another aspect of the present invention, the one shown in FIG. 5 is an embodiment 500 of a clock circuit 500. The clock circuit 500 is commonly used with the high-voltage switch circuit 200 shown in FIGS. 2 and 3. And 300 used. The existence of the clock buffer 500 is based on a switch; therefore, for each high-voltage switching circuit 200 or 300, there is a separate clock buffer 500. The single-phase oscillator signal 0SC can be generated in the chip or externally input. The two-input NAND gate 501 takes the oscillator signal 0SC and the decoded signal DECODE as inputs and generates an inverted clock / CLK signal. The inverter 502 takes an inverted clock signal / CLK as an input and generates a non-inverted clock signal CU as an output. For any high voltage Kailan 20 or 300, as long as the DECODE signal is low, the clock CLK and / CLK oscillations are disabled, so that CLK is statically maintained at ground potential and / CLK is statically maintained at Vcc. Transistors M6 and M7 keep nodes A and B at ground potential. As long as the clocks CLK and / CLK do not oscillate, the high-voltage switches 200 and 300 and the clock circuit 500 do not consume static power. It is a very important fact that the disabled high-voltage switches 200 and 300 and their corresponding clock circuits 500 do not consume static power. This is because there may be a large number of such non-enables in a given programming cycle. Circuit. Figure 6 shows the operation of the embodiment 300 during the charging operation of the present invention. In Figure 6, Vcc is 2 volts and the maximum programming voltage is 20 volts. The oscillator signal 0SC oscillates between 0 volts (ground potential) and 2 volts (V c c) at a period of 60 nanoseconds, as shown in the waveform 601. The high response generator (not shown) needs 1 withdrawal second (1000 nanoseconds) before Vpp (please read the precautions on the back before filling out this page) _installation · d This paper size applies Chinese National Standard (CNS) A4 specifications (210X297 mm) 13 9 1474 Employees' Cooperatives of the Central Standards Bureau of the Ministry of Economic Affairs, India and India A7 B7 V. Description of the invention (14) Increase from ground potential to 20 volts. V p p is shown in the waveform 602. Block line output OUT 603 is shown as waveform 603. The waveform 604 in FIG. 6 is the voltage of the node B during the programming operation. At time t1, the DEC 0DE signal rises to a high level, thus causing nodes A and B and the output OUT to rise. During the low phase of the clock CLK, transistor M2 connects node B to Vpp. At the rising edge of CLK, the capacitive connection starts to charge node B to Vpp + Vcc * Cl / (Cl + CB), but the piezoelectric crystal M4 connection discharges node B to Vpp + VtM4. When the charge pump increases the voltage of Vpp and node B, the bulk effect will increase the threshold voltage VtM4 of transistor M4. Therefore, the difference between the voltage Vpp + Vcc * C1 / (Cl + CB) immediately after the rising edge of CLK and the voltage Vpp + VtM4 immediately before the end of the falling edge of CLK will decrease as Vpp increases. The result shown in FIG. 6 is the simulation result of the embodiment shown in FIG. 3. The size of the transistor and the clock frequency should be selected so that the output 0ϋΤ and the node A can follow the change of V ρ ρ during the high phase of C L K, and the node B can follow the change of Vpp during the low phase of CLK. For example, transistor M2 must be large enough for Node B to be charged to Vpp during the high phase of CLK. In the embodiment simulated by the circuit according to the present invention in FIG. 6, the word line 603 installed at the output terminal OUT has 2 picofarad capacitors to ground. Capacitance Cl is 0.2 full Farad and C2 is only 0.1 full Farad. The transmission transistor M5 has a channel width of 10 decimeters and a channel length of 1.2 decimeters. The boost transistor H1 has a channel depth of 4 microns and a channel length of 1.2 metre. The boost transistor M2 has a channel width of 3 Cherm and a channel length of 1.2 Cherm. Piezoelectric crystals M3 and M4 and two paper sizes are applicable to the Chinese National Standard (CNS) Λ4 specification (210X 297 mm) 9 1474 (Please read the precautions on the back before filling this page)-Installed in the center of the Department of Yi Standard Bureau Consumer Cooperative Cooperative Printing Association A 7 B7 V. Description of the invention (15) Transistors M6 and M7 with polar body connection-the channel width is 3 meters and the channel length is 4 meters. An example of a flash memory somatic cell array related to the present invention will be described below with reference to FIGS. 7 and 8. The circuit diagram in circle 7 shows a cell array 700, which is suitable for using the high-voltage transmission gate according to the present invention. The block diagram in FIG. 8 shows a non-volatile memory volume circuit structure 800, which includes a memory control module used by the non-volatile memory cell array 700 according to an embodiment of the present invention. As shown in FIG. 8, in the semi-conducting memory device 800, a fast memory device is taken as an example. According to an embodiment of the present invention, a cell array 700 including a plurality of memory cells is pseudo-selected. X-decoder 26 and Y-decoder 25 of any memory cell in the cell array 700; amplifier / round-in buffer unit 28, which has a sense amplifier that can be used to read billion cell cells; A programming / erasing electric K switch 23 for programming or erasing information of the selected somatic cells, and a state control circuit 26 for selecting one of the enabling signals according to the state of the memory. Furthermore, the cell array 700 in Fig. 8 is also built in Fig. 7. • There are a large number of somatic cells on each block line and the bit line. In Fig. 7, each word The cell electric crystals C of the group wire all connect their control gates to the control gates of the cell electric crystals Ch to Cu. Each row of the multiple cell transistor C connects its drain to the bit line BLn. Each cell transistor C has its source connected to ground GND. The voltage Vcc should be added to the bit line BLi via a load resistor (such as R21 to R2J). The paper size applies the Chinese National Standard (CNS) A4 specification (21 ox297 mm > 1 5 9 1 474 — JI — Ί ---- -Install ------ Order ------ d — (Please read the notes on the back before filling out this page) Printed by the staff of the Central Bureau of Standards of the Ministry of Economic Affairs t Cooperatives ^ A7 B7 V. Invention Description (16) To BLn, the potential of the cell transistor can be set steadily depending on whether data is written in the cell transistor. When a line and a line are selected from the lines WU to lih and BL! To BLj, respectively When the bit line is selected, a single unit cell cell crystal is selected. To be clear, the cell Cmn at the intersection of the selected block line WLm and the selected bit line BLn is the selected cell. The data value stored in the cell transistor C «n is" 0 ", which means that the cell transistor Cmn is" turned off "and the selected bit line BLn is maintained at VCC because it is raised by the resistor R2n. Otherwise, If the data value stored in the cell transistor Cmn is "1", it means that the cell transistor C «n is" on "and the The selected bit line BLn is pulled down to a lower voltage by the cell transistor Cmn. Then the potential of the bit line BLn is read out by the sense amplifier in the amplifier / input buffer block 28 as the cell information. The semiconductor memory device 800 of the element array 700 is shown in Fig. 8. The device has a high voltage (Vpp) detector 21, a state control circuit 22, a programming / erasing voltage switch 23, an input / output buffer 24, and X -Decoder 26, Y-decoder 25, Y-gate 27, and amplifier / input buffer 28, the buffer 28 includes a sense amplifier for reading data values stored in the cell transistor The high-voltage (Vpp) detector 21 judges whether there is a high-voltage Vpp. If there is a high-calendar Vpp, the pressure detector outputs a "high" signal V hh to the state control circuit 2 2. If not, it outputs a "low" Signal Vhh. In addition to receiving the signal Vhh by the high-voltage detector 21, the state control circuit 22 also receives the chip enable signal CE /, the write enable signal WE /, and the output enable signal OE / from the outside. The status control circuit consists of These signals determine the appropriate mode of operation; for example, read, write, and erase The formula can be determined. J, * ~ ^ ^ 11 Install I ^ n From (Please read the precautions on the back before filling this page) This paper size is applicable to China National Standard (CNS) A4 (210X297 mm) 16 91474 Printed by Shelley Consumer Cooperative, Central Bureau of Standards of the Ministry of Economic Affairs 1ί A7 B7 V. Description of the invention (17) The response of the state control circuit 22 to these signals includes output control signal 0 /, input control signal 1 /, erase signal E / , Write control signal W /, and read signal R /. For example, when the read mode is determined, the state control circuit 22 receives the chip enable signal CE / of the “low”, the output enable signal 0E / of the low j, and the write enable signal WE / of the high j. At the same time, the voltage signal Vhh is "low bit j, which means that the high voltage Vpp is not turned on. Next, the state control circuit 22 provides a" low bit "output control 0 / and captures the R / signal. The lower R / signal enables reading of the contents of the cell array 700; the lower 0 / signal allows the input / output buffer 24 to drive the output pins of the device 800 (not shown). When the write mode is selected, the state control circuit 22 receives "the electrical signal Vhh of the high j and the output enable signal 0E / of the high j." The voltage signal Vhh of the high j indicates that there is a high voltage Vpp; the high output The enable signal 0E / I / O buffer block 24 drives the output pin of the device 8 00 (not shown in the figure). At the same time, the crystal enable signal CE / and the writer pseudo-signal WE / are “low”. Next, the state control circuit outputs the "low" input control signal 1 / and the "low j write signal W /." When the erase mode is selected, the external circuit (not shown) cuts the chip enable signal CE / Can be "high", output enable signal 0E / disable to "high", write enable signal WE / enable to "low". The result is that Vhh rises to a high level, indicating that there is a high voltage Vpp, and then the state control circuit 22 enables "the erasing signal E / of the lower j. When the burn / erase voltage switch 23 receives the" lower j erasing When the signal is E /, the power supply voltage of the cell array 7 00 is cut to a high voltage Vpp. When the "low" erasing signal E / or the paper size is applicable to the Chinese National Standard (CNS) Λ4 specification (210X297 mm) 1 η 9 1474 (诮 Please read the notes on the back before filling in this page)-Printed by the Central Standards Bureau of the Ministry of Economic Affairs, Printed by the Consumers Cooperative of A7 B7 V. Description of the invention (18) The "low" write signal W / is sent When the programming / erasing voltage switch 23 is entered, the switch 23 cuts the output voltage VPER to a high voltage Vpp. VPER is sent to Y-decoder 25. When the input / output buffer 2 4 detects the falling edge of the control signal I / transition from high to low, the input / output buffer 2 4 will receive the input data D0 from the external device (not shown) -D7 hold it. Then the input data D0-D7 will be transferred to the cell array 700 via the lines DI0-DI7. Conversely, when the output control signal 0 / falling edge is received, the balancer 24 will lock the output data D00-D07 from the cell array Hold, and then output the data to external devices via the two-way lines D0-D7. The X-decoder is configured to receive the address signal Am U = 0 to 9), the write signal W /, the read signal R /, and the erase signal E /. In response to these inputs, the X-decoder 25 outputs a selection signal to the cell array to select the desired block line WLb by sending a "high j signal to the block line WLra. The Y-decoder is configured to receive an address Signal An (η = 10 to 16), write signal W /, read signal R /. In response to these inputs, the 解码 -decoder 25 outputs a one-bit line control signal CLn to Υ -gate 27. Υ -gate 27 The bit line BLn is selected to read and write data corresponding to the bit line control signal CLn. More specifically, in the write mode (ie, when the write signal W / is "low"), the high voltage Vpp is Send to the selected bit line BLn. Then, the input data DI is sent from the buffer area 24 to the bit line. In the read mode (ie, when "the low-order j read signal R / is sent to the Y-gate 27), the selected bit line BLn is connected to the sense amplifier in the buffer 28. Then the cell information is determined by The sense amplifier in the buffer 28 is output as the output data D0. 丨 ~ Ί. 丨 ~ ---------------------------- (Please read the precautions on the back first (Fill in this page) This paper size is applicable to China National Standard (CNS) A4 (210X297 mm) 18 91474 Yinzi A7 B7, Shellfish Consumer Cooperative of Central Standards Bureau of the Ministry of Economic Affairs 5. Illustration of the invention (19) Figure 9 Another flash memory architecture suitable for using the high-voltage switch according to the present invention. Although only a few embodiments of the present invention are described here, it will be apparent to those skilled in the art that the present invention may take many other forms. It can be implemented without departing from the spirit or scope of the present invention. Therefore, the described examples and embodiments are only for illustration and not limitation, and the present invention is not limited to the details mentioned here, but the custom can be modified However, it still does not depart from the scope of the applied patent. Electrically erasing and electrically burning non-volatile semiconductor devices have a cell array consisting of a tunnel-erase cell crystal. The cell crystal is a pair of floating gates. -Brake structure. From the above discussion of the flash memory device according to the present invention, it can be known that to perform different operations of the memory device, it is necessary to switch the high voltage Vpp to several nodes within a suitable time. The block line WL and each bit line BL must be driven by a high voltage V pp within a certain time. Therefore, in order to transmit the high voltage Vpp to the U group line, a high voltage switch 300 can be made according to the present invention similar to that shown in FIG. 3. , And is built in the X-decoder 26. Each of the Yu group lines WL includes a tilt high opening 300, the switch selectively connects the block line WL to Vpp. If each of the X-decoder 26 The block line WL has a high voltage switch 300, and the flash memory device 800 used will be equipped with a large number of high voltage switches 300 according to the present invention. The high voltage switch 300 can boost the block line WL to a high voltage Vpp in a short time. And even at low When operating at the source voltage Vcc, the unselected block will hardly have any leakage current from the VPp charge pump (not shown). This paper size is applicable to China National Standard (cns) A4 specification (2iox297 mm) ) 1 9 9 1 474 (Please read the notes on the back before filling out this page)
,1T A7 B7 附件一 五、發明說明（2〇 ) 本發明已就所採用的及經過變 修—正 年只 u 、 89. 4. 08¾¾ 无i 花ITS ΈΓ例加Μ說明， 這些實施例係作為說明而非限制。熟習此技藝者當能就所 揭示之内容對所述實施例作不同之修改及變化而仍未脫鐮 本發明之精神與範圃。因此*瑄些修改及變化仍靥於本發 明下述申請專利範圍所定義之精神與範園内。 ---II----^-----ί裝--------訂---------線----, (請先閲讀背面之注意事項再填寫本頁) 元件符虢說明 21 高壓 (V P P )偵測器 22 狀 態 控制霣 路 23 燒錄 ✓抹除電壓開鼷 24 輸 入 /输出媛衝器 25 Y-解 碼 器 26 X- 解 碼器 27 Y-閘 28 放 大 器/输入緩衝單元 2 00、 300 高 壓 開 鼷霣路 601、 602、 603 ' 604軌跡 301、 302 調 m 装 置 500 時 脈 霉路 501 N AHDffl 502 反 相 器 700 细胞 元 陣 列 800 半 導 體記憶 體裝置 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 20 (修正頁） 914741T A7 B7 Attachment 1 V. Description of the invention (20) The present invention has been used and modified—the year u, 89. By way of illustration and not limitation. Those skilled in the art should be able to make various modifications and changes to the described embodiments with respect to the disclosed content without still getting rid of the spirit and scope of the present invention. Therefore, some of these modifications and changes are still within the spirit and scope of the invention as defined in the scope of patent application below. --- II ---- ^ ----- ί equipment -------- Order --------- line ----, (Please read the notes on the back before filling (This page) Description of components 21 High voltage (VPP) detector 22 State control circuit 23 Programming ✓ Erase voltage switch 24 I / O element 25 Y-decoder 26 X- decoder 27 Y-gate 28 Amplifier / input buffer unit 2 00, 300 High-voltage open circuit 601, 602, 603 '604 track 301, 302 m-tuning device 500 Clock mold circuit 501 N AHDffl 502 inverter 700 Cell array 800 Semiconductor memory device Printed by the Consumers' Cooperative of the Intellectual Property Bureau of the Ministry of Economic Affairs, the paper size is applicable to the Chinese National Standard (CNS) A4 (210x297 mm) 20 (revised page) 91474