JP6102060B2 - 半導体集積回路 - Google Patents

Description

この発明は、複数系統の電源電圧により動作する半導体集積回路に関する。

近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子の加工技術が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、加工技術が１３０ｎｍ、６５ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は１．８Ｖ、１．２Ｖと下がってきている。

しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は１．２Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インタフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。

また、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられている。しかし、この種の不揮発性メモリは、データの書き込みや消去に高電圧が必要である。従って、この種の不揮発性メモリでも多電源構成を採用している。

特開２００６−１４０２１１号公報

従来、高速動作が必要であり、素子数が多いために微細化技術が必要なロジック回路等は、酸化膜の薄い低耐圧トランジスタにより構成し、入出力インタフェース回路や高電圧回路は酸化膜が厚い高耐圧トランジスタにより構成していた。

このように従来技術の下では、微細化に対応した標準トランジスタのほかに、高耐圧のトランジスタを作る必要があった。このため、酸化膜厚を複数種類作り変えてトランジスタを作る必要があり、工程数が多く、高価なプロセスとなっていた。また、複雑な製造工程となるため、歩留まりにも注意を払う必要があった。また、プロセスが高価であり、かつ、歩留まりが低いため、製品の価格が高くなるという問題があった。

また、不揮発性メモリ単体からなる製品を作る場合は、単にメモリの価格が高くなる問題のみが生じるが、不揮発性メモリとロジック回路やアナログ回路とを同一のチップに混載するような、いわゆるエンベデッド（Ｅｍｂｅｄｄｅｄ）製品の場合は、さらに重要な問題が発生する。すなわち、メモリを構成する微細な標準トランジスタに加えて、酸化膜の厚い高耐圧トランジスタを構成するために、プロセスの熱工程が変更となり、メモリを構成する標準トランジスタの特性が変わってしまうという問題も起こる。特にメモリのセンスアンプ等のアナログ回路はトランジスタ特性にセンシティブであり、トランジスタの特性が変わると、その都度、チューニングする必要が生じる。このため、多くのアナログＩＰを保有している半導体メーカーでは、大きなロスとなる問題が生じる。

本発明は上記課題に鑑みて為されたものであり、複数系統の電源により動作する半導体集積回路を標準ＣＭＯＳプロセスにより構成することを可能にする技術を提供することを目的とする。

上記課題を解決するために本発明は、複数のワード線の何れかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、行アドレスに基づいてワード線の選択を行う行選択回路と、を含む半導体集積回路において、前記行選択回路は、与えられた行アドレスと予め定められたアドレスとが一致するか否かに応じて第１の論理信号を出力するゲート部と、第１の高電位側電源ノードの電圧と低電位側電源ノードの電圧の何れか一方を前記第１の論理信号に応じて選択し、第２の論理信号として出力する第１レベルシフタと、第２の高電位側電源ノードの電圧または前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方を前記第２の論理信号に応じて選択し、高電位側論理信号として出力するとともに、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧の何れか一方を前記第２の論理信号に応じて選択し、低電位側論理信号として出力する第２レベルシフタと、前記高電位側論理信号および前記低電位側論理信号に基づいて第３の高電位側電源ノードと前記低電位側電源ノードの何れか一方を選択してワード線に接続する選択手段と、を有することを特徴とする半導体集積回路、を提供する。

ここで、上記選択手段の構成例としては、前記高電位側論理信号がゲートに与えられるＰチャネルトランジスタと前記低電位側論理信号の反転信号がゲートに与えられる第１のＮチャネルトランジスタとを並列接続したＣＭＯＳスイッチと、前記低電位側論理信号がゲートに与えられる第２のＮチャネルトランジスタとを第３の高電位側電源と前記低電位側電源との間に直列に介挿し、前記ＣＭＯＳスイッチと前記第２のＮチャネルトランジスタのソースとの共通接続点の電圧をワード線に出力する構成が考えられる。本発明によれば、上記Ｐチャネルトランジスタのゲートには、第２の高電位側電源ノードの電圧または第２の高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方が印加されるため、当該Ｐチャネルトランジスタのゲート−基板間に加わる電圧を緩和することができる。また、本発明によれば、上記第１および第２のＮチャネルトランジスタの各々のゲートには、第２の高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第２の中間電圧または低電位側電源ノードの電圧の何れか一方が印加されるため、これらＮチャネルトランジスタのゲート−基板間に加わる電圧を緩和することができる。また、本発明によれば、ゲート部の出力信号を第１レベルシフタによってレベルシフトして第２レベルシフタに与える。このとき、第２レベルシフタを構成する各トランジスタのゲート耐圧を超えないようにレベルシフトするようにすれば、第２レベルシフタを構成する各トランジスタのゲート破壊を防止することができる。

各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧を示す図である。 標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。 ドレインおよびソースの両方のＬＤＤ領域を広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。 ドレインのＬＤＤ領域のみを広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。 フローティングゲート型の不揮発性メモリセルの構成を示す断面図である。 同不揮発性メモリセルの動作を示す図である。 同不揮発性メモリセルにより構成された不揮発性メモリセルアレイの構成を示す回路図である。 この発明の一実施形態である不揮発性メモリの一部である行選択のための行選択回路の構成を示す回路図である。 同行選択回路の構成要素であるメインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの構成を示す回路図である。 同メインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの動作を示す図である。 本実施形態の行選択部の構成要素であるサブデコーダ５０の回路図である。 同サブデコーダ５０の動作を示す図である。 メインデコーダの変形例を示す図である。 サブデコーダの変形例を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。
＜この発明において利用する高耐圧化技術＞
この発明の実施形態では、ＣＭＯＳ回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の実施形態の説明に先立ち、このＣＭＯＳ回路の高耐圧化技術について説明する。

図１は各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧（ゲート酸化膜がある時間で破壊する電圧）を示すものである。通常、１０年間の動作保証が可能なＭＯＳ集積回路を実現するためには、酸化膜に印加される電界を５ＭｅＶ（メガエレクトロンボルト）程度に設定するが、酸化膜に印加可能な電界の上限値はおおよそ８ＭｅＶに設定している。

図２は標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。このＣＭＯＳ回路では、ホットエレクトロンの発生を抑えて、トランジスタの信頼性を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；低濃度ドレイン）構造を採用している。このＬＤＤ構造は、ソース、ドレインとチャネルの間に低濃度の不純物領域を設けて、ここに高電界が集中しないようにした構造である。ＬＤＤ構造のトランジスタを形成するためには、トランジスタのゲートの側壁にサイドウォール（一般的には酸化膜）を付加して、このサイドウォールの付加されたゲートをマスクとして、ｎ−或いはｐ−をインプランテーションにより注入する。この場合、トランジスタをセルフアラインで製造することができ、トランジスタの所要面積の増加はない。図２に示す構成により例えばゲート耐圧が５ＶのＣＭＯＳ回路を実現する場合、酸化膜を約９０Å（オングストローム）くらいの膜厚とし、経時破壊耐圧（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を６Ｖ程度に設定する。この場合、ドレイン耐圧（Ｂｒｅａｋｄｏｗｎ）は、７Ｖ程度になる。

図３は、図２に示すＣＭＯＳ回路のドレインおよびソースの両方の耐圧を向上させたＨＶＤＭＯＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｒａｉｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構成例を示す断面図である。この高耐圧ＣＭＯＳ回路では、図２におけるＬＤＤ領域（ｎ⁻あるいはｐ⁻の領域）を広く取っている。このようにすることにより、ドレイン耐圧を容易に１０Ｖ以上に向上させることができる。しかしながら、この構成は、ゲートと拡散領域を十分広く取る必要があり、レイアウト面積が大きくなるという欠点はある。この図３に示すように、ドレインおよびソースの両方のＬＤＤ領域を広げたＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、両側高耐圧構造と呼ばれる。

図４は、図２に示すＣＭＯＳ回路の各チャネルのトランジスタのドレイン側のＬＤＤ領域のみを広げた高耐圧構造を採用したＨＶＤＭＯＳトランジスタの構成例を示す断面図である。この構成例は、図３の構成例よりも面積増加が抑えられる利点がある。この図４に示すＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、片側高耐圧構造と呼ばれる。なお、片側高耐圧構造のトランジスタを利用して回路の高耐圧化を図る技術は例えば特許文献１に開示されている。

＜本発明の実施形態における不揮発性メモリの構成＞
図５はこの発明の実施形態において不揮発性メモリセルとして用いられるＮチャネルフローティングゲートトランジスタの構成を示す断面図である。図５に示すように、Ｎチャネルフローティングゲートトランジスタは、基板（図５に示す例ではＰｗｅｌｌ）に形成されたソースおよびドレイン間の領域とゲートとの間の酸化膜中にフローティングゲートＦＧが配置された構成となっている。

図６は図５に示す不揮発性メモリセルの動作を示す図である。書き込み時（Ｐｒｏｇｒａｍ、図６ではＰｒｏｇと略記）は、例えばデータ“１”を書き込むべき不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタのドレインにビット線ＢＩＴを介して電圧ＶＤ＝５Ｖを、ソースに電圧ＶＳ＝０Ｖを、ゲートにワード線ＷＬを介して電圧ＶＧ＝１０Ｖを、Ｐｗｅｌｌに０Ｖを印加する。この結果、フローティングゲートＦＧに電子が注入され、Ｎチャネルフローティングゲートトランジスタの閾値電圧が上昇し、データ“１”の書き込まれた状態となる。ここで、データ“１”の書き込みの行われなかったＮチャネルフローティングゲートトランジスタは、フローティングゲートＦＧに電子が注入されておらず、閾値電圧が低く、データ“０”を記憶した状態となっている。

消去時（Ｅｒａｓｅ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤ、ソース電圧ＶＳ、Ｐｗｅｌｌの電圧を１０Ｖとし、ゲート電圧ＶＧを０Ｖあるいはマイナス電圧とする。この結果、フローティングゲートＦＧからＰｗｅｌｌに電子が引き抜かれ、消去が行われる（すなわち、データ“０”を記憶した状態とされる）。

読み出し時（Ｒｅａｄ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤを０．６Ｖ、ソース電圧ＶＳおよびＰｗｅｌｌの電圧を０Ｖ、ゲート電圧ＶＧを３Ｖ〜５Ｖとし、そのときビット線ＢＩＴを介して流れるドレイン電流を判定することにより、Ｎチャネルフローティングゲートトランジスタがデータ“１”または“０”のいずれを記憶しているかを判定する。ここで、ドレイン電圧ＶＤを０．６Ｖ程度の低電圧にするのは、誤書き込みを防ぐためである。

図７はこの発明の実施形態において用いられる不揮発性メモリセルアレイの構成を示す回路図である。この不揮発性メモリセルアレイは、図５に示す不揮発性メモリセルを行列状に配列してなるものである。図７に示す例では、行方向に配線されたワード線ＷＬｉ（ｉ＝０〜ｍ）および列方向に配線されたビット線ＢＩＴｊ（ｊ＝０〜ｎ）の各交差点に対応させて不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタが各々配置されている。

ここで、第ｉ行のワード線ＷＬｉには第ｉ行のｎ＋１個のＮチャネルフローティングゲートトランジスタの各ゲートが接続されている。また、第ｊ列のビット線ＢＩＴｊには第ｊ列のｍ＋１個のＮチャネルフローティングゲートトランジスタの各ドレインが接続されている。そして、図示の例では、隣り合う２行（例えば第０行と第１行、…、第ｍ−１行と第ｍ行）の各Ｎチャネルフローティングゲートトランジスタは共通のソースを有しており、この共通のソースには共通ソース線を介してソース電圧ＶＳが供給されるようになっている。

＜実施形態＞
図８はこの発明の実施形態である不揮発性メモリ（フラッシュメモリ）の一部である行選択（すなわち、ワード線Ｗｉの選択）のための行選択回路の構成例を示す図である。図８においてワード線ＷＬｉ（ｉ＝０〜ｍ）は図７に示す不揮発性メモリセルアレイに接続されている。不揮発性メモリは、図７に示す不揮発性メモリセルアレイにおけるｎ＋１本のビット線ＢＩＴｊ（ｊ＝０〜ｎ）のなかから列アドレスの示す１本のビット線ＢＩＴｊを選択する列選択回路を有しているが、その図示は省略されている。

図８に示すように、この行選択回路は、ワード線ＷＬｉ（ｉ＝０〜ｍ）の各々に対して１つずつ接続されたｍ＋１個の選択スイッチ４０−ｐｋ（ｐ＝０〜ｈ、ｋ＝０〜３：ただし、４×（ｈ＋１）＝ｍ＋１）と、選択スイッチ４０−ｐ０、４０−ｐ１、４０−ｐ２および４０−ｐ３に対して１つずつ設けられるメインデコーダ１００−ｐ（ｐ＝０〜ｈ）と、サブデコーダ５０とを含んでいる。

より詳細に説明すると、本実施形態では、行アドレスＡＤＤの例えば上位桁（以下、アドレスＡＤＤＡ）に基づいてｈ＋１個のメインデコーダ１００−ｐのうちの何れか１つが選択状態となり、選択状態となったメインデコーダ１００−ｐは当該メインデコーダ１００−ｐに接続されている４個の選択スイッチ４０−ｐｋ（ｋ＝０〜３）に対して信号Ｍｐを与える。図８では詳細な図示は省略したが、メインデコーダ１００−ｐ（ｐ＝０〜ｈ）に接続されている４個の選択スイッチ４０−ｐｋ（ｋ＝０〜３）の各々は信号線Ｆｋ（ｋ＝０〜３）を介してサブデコーダ５０に接続されている。つまり、１本の信号線Ｆｋにはｈ＋１個の選択スイッチ４０−ｐｋ（ｐ＝０〜ｈ）が接続されている。サブデコーダ５０には行アドレスＡＤＤの例えば下位桁（以下、アドレスＡＤＤＢ）が与えられ、サブデコーダ５０は当該アドレスＡＤＤＢに基づいて４本の信号線Ｆｋ（ｋ＝０〜３）のうちの何れか１本を選択し、データ書き込み等の状況に応じた電圧（図６の電圧ＶＧ）を印加する。そして、メインデコーダ１００−ｐから信号Ｍｐを与えられた４個の選択スイッチ４０−ｐｋ（ｋ＝０〜３）のうち、サブデコーダ５０により選択された信号線Ｆｋに接続されているものが選択状態となり、当該選択スイッチ４０−ｐｋに接続されているワード線ＷＬｉにデータ書き込み等の状況に応じた電圧（図６の電圧ＶＧ）が印加されるのである。

＜メインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの構成＞
図９は、メインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの構成例を示す図である。なお、図９には、メインデコーダ１００−０と、このメインデコーダ１００−０に接続されている４個の選択スイッチ４０−０ｋ（ｋ＝０〜３）のうちの選択スイッチ４０−００および４０−０３の構成が示されている。図９に示すように、メインデコーダ１００−ｐは、論理ゲート３８、第１レベルシフタＬＳ１、および第２レベルシフタＬＳ２により構成されている。

論理ゲート３８の出力端子は第１レベルシフタＬＳ１（より正確には、第１レベルシフタＬＳ１内のインバータ３７）に接続されている。論理ゲート３８には、第１の高電位側電源ノードの電圧ＶＤ３（＝３Ｖ）と第１の低電位側電源ノードの電圧ＶＳＳ（＝０Ｖ）とが与えられるとともに、行アドレスＡＤＤＡが与えられる。論理ゲート３８は、与えられた行アドレスＡＤＤＡが予め定められたアドレスと一致した場合には、Ｌレベル（ＶＳＳ、すなわち、０Ｖ）の論理信号を出力し、逆に、与えられた行アドレスＡＤＤＡが予め定められたアドレスと一致しない場合にはＨレベル（ＶＤ３、すなわち、３Ｖ）の論理信号を出力する。

第１レベルシフタＬＳ１は、前述したインバータ３７の他に、Ｐチャネルトランジスタ３５および３６と、Ｎチャネルトランジスタ３１、３２、３３、および３４とを含んでいる。第１レベルシフタＬＳ１において、インバータ３７の入力ノードＮ１１と電圧ＶＢＢＭ（ＶＢＢＭ＜ＶＤ３）が与えられる第２の低電位側電源ノードとの間には、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３およびＮチャネルトランジスタ３１が直列に介挿されている。また、インバータ３７の出力ノードＮ１２と上記第２の低電位側電源ノードとの間には、Ｐチャネルトランジスタ３６、Ｎチャネルトランジスタ３４およびＮチャネルトランジスタ３２が直列に介挿されている。Ｐチャネルトランジスタ３５および３６の各々のゲートには、バイアス電圧として０Ｖが常に与えられる。Ｐチャネルトランジスタ３５および３６の各々のドレインには、Ｎチャネルトランジスタ３３および３４の各ドレインが接続されている。Ｎチャネルトランジスタ３３および３４の各々のゲートにはバイアス電圧ＢＩＡＳ５が与えられる。

Ｎチャネルトランジスタ３３のソースは、Ｎチャネルトランジスタ３１のドレインとＮチャネルトランジスタ３２のゲートの共通接続ノードＮ７に接続されており、Ｎチャネルトランジスタ３４のソースは、Ｎチャネルトランジスタ３２のドレインとＮチャネルトランジスタ３１のゲートの共通接続ノードＮ８に接続されている。図９に示すように、この共通接続ノードＮ８には、第２レベルシフタＬＳ２（より正確には、第２レベルシフタＬＳ２に含まれるインバータ１７）が接続される。詳細については後述するが、本実施形態では、電圧ＶＤ３、ＢＩＡＳ５、およびＶＢＢＭ、さらに、後述するＶＰＰ，ＢＩＡＳ１〜ＢＩＡＳ４、ＶＤＮ、ＶＤ５を図１０に示すように設定することで、不揮発性メモリセルへのデータの書き込み、消去、読み出し等が実現される。ここで、電圧ＶＰＰは第２レベルシフタＬＳ２における高電位側電源ノード（以下、第２の高電位側電源ノード）の電圧であり、電圧ＶＤ５は電圧ＶＰＰと電圧ＶＢＢＭの中間の第１の中間電圧であり、電圧ＶＤＮも電圧ＶＰＰと電圧ＶＢＢＭの中間の第２の中間電圧（本実施形態では、ＶＢＢＭ＜ＶＤＮ≦ＶＤ３）である。

本実施形態の第１レベルシフタＬＳ１は、論理ゲート３８の出力信号をレベルシフトし、電圧ＶＢＢＭをＬレベル、第２の中間電圧ＶＤＮをＨレベルとする第２の論理信号に変換して第２レベルシフタＬＳ２に供給する役割を果たす。詳細については後述するが、不揮発性メモリセルへのデータ書き込み或いは消去を行う際には、バイアス電圧ＢＩＡＳ５は、Ｎチャネルトランジスタ３３および３４の閾値電圧Ｖｔｈｎだけ電圧ＶＤＮから高い電圧に設定される。このため、データの書き込み或いは消去の際にＮチャネルトランジスタ３３は、ソースの接続されたノードＮ７の電圧が電圧ＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。また、Ｎチャネルトランジスタ３４は、ノードＮ８の電圧がＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。つまり、データの書き込み或いは消去を行う場合、Ｎチャネルトランジスタ３３および３４は、ノードＮ７およびＮ８の電圧がＶＤＮを超えないように、これらノードを高電位側から分離する分離手段の役割を果たすのである。

第２レベルシフタＬＳ２は、第１レベルシフタＬＳ１の出力信号に基づいて、高電位側論理信号ＭＨＢ、低電位側論理信号ＭＬＢおよび低電位側論理信号ＭＬＢを反転した低電位側反転論理信号ＭＬを生成して選択スイッチ４０−ｐｋ（ｋ＝０〜３）の各々に与える。ここで、高電位側論理信号ＭＨＢの電圧レベルは第１の中間電圧ＶＤ５から第２の高電位側電源ノードの電圧ＶＰＰ（ＶＤ５＜ＶＰＰ）までであり、低電位側論理信号ＭＬＢの電圧レベルは第２の低電位側電源ノードの電圧ＶＢＢＭから第２の中間電圧ＶＤＮ（ＶＢＢＭ＜ＶＤＮ≦ＶＤ３）までである。本実施形態では、高電位側論理信号ＭＨＢ、低電位側論理信号ＭＬＢおよび低電位側反転論理信号ＭＬの組み合わせが前述した信号Ｍｐとして用いられる。

第２レベルシフタＬＳ２は、図９に示すように、Ｐチャネルトランジスタ１１、１２、１３、１４、１９および２０と、Ｎチャネルトランジスタ１５、１６、２１および２２と、インバータ１７、１８、２３、２４、および２５を含んでいる。インバータ１７、１８、２３、２４および２５はいずれもＣＭＯＳインバータである。インバータ１７、１８、２４および２５には、電圧ＶＤＮおよび電圧ＶＢＢＭが電源電圧として与えられ、インバータ２３には、電圧ＶＰＰおよび電圧ＶＤ５が電源電圧として与えられる。本実施形態では、インバータ２３の出力電圧が高電位側論理信号ＭＨＢとして、インバータ２４の出力電圧が低電位側論理信号ＭＬＢとして、インバータ２５の出力電圧が低電位側反転論理信号ＭＬとして各々出力される。

第２レベルシフタＬＳ２において、Ｐチャネルトランジスタ１１および１２は、５Ｖのゲート耐圧を有するトランジスタである。このＰチャネルトランジスタ１１および１２は、第２の高電位側電源ノード（電圧ＶＰＰが与えられる電源ノード）に各々のソースが接続されている。そして、Ｐチャネルトランジスタ１１および１２は、各々のゲートに相手のドレインが接続されている。Ｐチャネルトランジスタ１３および１４は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ１３は、Ｐチャネルトランジスタ１１のドレインとＰチャネルトランジスタ１２のゲートの共通接続ノードＮ１にソースが接続されている。また、Ｐチャネルトランジスタ１４は、Ｐチャネルトランジスタ１２のドレインとＰチャネルトランジスタ１１のゲートの共通接続ノードＮ２にソースが接続されている。このノードＮ２にはインバータ２３が接続されている。

Ｐチャネルトランジスタ１３および１４の各ゲートにはバイアス電圧ＢＩＡＳ２が与えられる。図１０に示すように、バイアス電圧ＢＩＡＳ２は、不揮発性メモリセルへのデータ書き込み或いは消去を行う際には、第１の中間電圧ＶＤ５からＰチャネルトランジスタ１３および１４の閾値電圧Ｖｔｈｐだけ低下した電圧に設定される。データの書き込み或いは消去の際に、ノードＮ１の電圧が電圧ＶＤ５よりも低くなろうとすると、Ｐチャネルトランジスタ１３はゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。また、Ｐチャネルトランジスタ１４は、ノードＮ２の電圧が電圧ＶＤ５よりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。このように、Ｐチャネルトランジスタ１３および１４は、データの書き込み或いは消去を行う際にノードＮ１およびＮ２の電圧がＶＤ５を下回らないように、これらノードを低電位側から分離する分離手段の役割を果たす。

Ｎチャネルトランジスタ１５および１６は、各々のドレインがＰチャネルトランジスタ１３および１４の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ１５のソースはインバータ１７の出力ノードＮ５に、Ｎチャネルトランジスタ１６のソースはインバータ１８の出力ノードＮ６に各々接続されている。インバータ１８の出力ノードＮ６には、さらにインバータ２４が接続されており、インバータ２４の出力ノードはインバータ２５に接続されている。Ｎチャネルトランジスタ１５および１６の各ゲートにはバイアス電圧ＢＩＡＳ４が与えられる。データの書き込み或いは消去を行う場合、バイアス電圧ＢＩＡＳ４は電圧ＶＤＮと同じ値にセットされる。Ｎチャネルトランジスタ１５および１６は、データの書き込み或いは消去を行う際にノードＮ５およびＮ６の電圧がＶＤＮを超えないように、これらノードを高電位側から分離する分離手段の役割を果たす。

Ｐチャネルトランジスタ１９は、そのソースおよびドレインがＰチャネルトランジスタ１１のソースおよびドレインに各々接続されている。つまり、Ｐチャネルトランジスタ１９はＰチャネルトランジスタ１１と並列に接続されている。また、Ｐチャネルトランジスタ２０は、そのソースおよびドレインがＰチャネルトランジスタ１２のソースおよびドレインに各々接続されている。つまり、Ｐチャネルトランジスタ２０はＰチャネルトランジスタ１２と並列に接続されている。Ｐチャネルトランジスタ１９および２０の各ゲートにはバイアス電圧ＢＩＡＳ１が与えられる。このバイアス電圧ＢＩＡＳ１は電圧ＶＰＰからＰチャネルトランジスタ１９および２０の閾値電圧Ｖｔｈｐだけ電圧ＶＳＳ（＝０Ｖ）側にシフトした電圧である。

このバイアス電圧ＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ１９および２０には僅かなドレイン電流が流れ、定電流源として機能する。このように定電流源として機能するＰチャネルトランジスタ１９および２０が設けられていないと、ノードＮ１およびＮ２の電圧はリーク電流により降下する虞がある。しかし、本実施形態では、Ｐチャネルトランジスタ１９および２０の各々のドレイン電流がノードＮ１およびＮ２に流れ込むことにより、リーク電流に伴うノードＮ１およびＮ２の電圧降下が補償される。つまり、Ｐチャネルトランジスタ１９および２０は、リーク電流によるノードＮ１およびＮ２の電圧降下を補償する補償手段の役割を果たす。なお、本実施形態では、リーク電流によりノードＮ１およびＮ２の電圧が降下することを防止するため、各々定電流源として機能するＰチャネルトランジスタ１９および２０をノードＮ１およびＮ２の各々に接続した。しかし、定電流源として他の回路を用いても良く、またリーク電流が問題とならない範囲でＰチャネルトランジスタ１９および２０の代わりに単なる抵抗を用いても良い。

Ｎチャネルトランジスタ２１はＰチャネルトランジスタ１３と並列に接続されており、Ｎチャネルトランジスタ２２はＰチャネルトランジスタ１４と並列に接続されている。Ｎチャネルトランジスタ２１および２２は、各々片側高耐圧構造のトランジスタであり、各々のゲートにはバイアス電圧ＢＩＡＳ３が印加される。図１０に示すように、バイアス電圧ＢＩＡＳ３はデータ書き込み時には０Ｖに、データ消去時には−５Ｖに、データ読み出し時には３Ｖにセットされる。すなわち、Ｎチャネルトランジスタ２１および２２はデータ書き込み時および消去時にはオフとされ、データ読み出し時にはオンとされる。つまり、Ｎチャネルトランジスタ２１および２２は、Ｐチャネルトランジスタ１３および１４によるノードＮ１およびノードＮ２の分離を行う場合にはオフにされ、分離を行わない場合にはオンとされるスイッチとして機能する。詳細については後述するが、Ｎチャネルトランジスタ２１および２２をオンにすると、第２レベルシフタＬＳ２は動作電圧が３Ｖの通常のレベルシフタとして機能する。

選択スイッチ４０−ｐｋは、Ｐチャネルトランジスタ４１と、Ｎチャネルトランジスタ４２および４３を含んでいる。ここで、Ｐチャネルトランジスタ４１は、電圧ＶＰＰが与えられるＮｗｅｌｌに形成されており、Ｎチャネルトランジスタ４２および４３は、電圧ＶＢＢＭが与えられるＰｗｅｌｌに形成されている。Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２は、いずれもドレインとソースの両方のＬＤＤ領域が広がった高耐圧構造のトランジスタである。Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２は、信号線Ｆｋとワード線ＷＬｉ（ｉ＝４×ｐ＋ｋ）との間に並列に介挿されており、Ｐチャネルトランジスタ４１のゲートには高電位側論理信号ＭＨＢ（＝ＶＰＰまたはＶＤ５）が与えられ、Ｎチャネルトランジスタ４２のゲートには低電位側反転論理信号ＭＬが与えられる。つまり、Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２は、高電位側論理信号ＭＨＢおよび低電位側反転論理信号ＭＬ（＝ＶＤＮまたはＶＢＢＭ）に応じて信号線Ｆｋとワード線ＷＬｉとの接続／非接続を切り換えるＣＭＯＳスイッチとして機能する。Ｎチャネルトランジスタ４３は、ワード線ＷＬｉを選択的に電源ＶＢＢＭに接続するトランジスタであり、ゲートには低電位側論理信号ＭＬＢ（＝ＶＤＮまたはＶＢＢＭ）が与えられる。
以上が本実施形態のメインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの構成である。

＜メインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの動作＞
次いで、メインデコーダ１００−ｐおよび選択スイッチ４０−ｐｋの動作を説明する。
＜書き込み時（Ｐｒｏｇｒａｍ）の動作＞
まず、データ書き込み時の動作について説明する。図１０に示すように、データ書き込みの際には、ＶＰＰ＝１０Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝５Ｖ、ＶＢＢＭ＝０Ｖ、ＶＤＮ＝３Ｖ、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐ、ＢＩＡＳ２＝ＶＤ５−Ｖｔｈｐ、ＢＩＡＳ３＝０Ｖ、ＢＩＡＳ４＝３Ｖ、ＢＩＡＳ５＝ＶＤＮ（３Ｖ）＋Ｖｔｈｎに設定される。

アドレスＡＤＤＡが予め定められたアドレスに一致すると、論理ゲート３８の出力はＬレベル（０Ｖ）になる。したがって、第１レベルシフタＬＳ１のノードＮ１１の電圧はＬレベル（０Ｖ）になり、同ノードＮ１２の電圧はＨレベル（ＶＤ３、すなわち、３Ｖ）になる。第１レベルシフタＬＳ１において、Ｐチャネルトランジスタ３５および３６のゲート電圧は０Ｖである。したがって、Ｐチャネルトランジスタ３５はオフになる一方、Ｐチャネルトランジスタ３６はオンになり、ノードＮ１０の電圧はＶＤ３（３Ｖ）になる。ノードＮ１０の電圧は３Ｖであり、Ｎチャネルトランジスタ３４のゲート電圧はＶＤＮ（３Ｖ）＋Ｖｔｈｎであるから、Ｎチャネルトランジスタ３４はオンになり、ノードＮ８の電圧は３Ｖになる。したがって、Ｎチャネルトランジスタ３１はオンになる。一方、Ｎチャネルトランジスタ３３はその接続先のＰチャネルトランジスタ３５がオフであるため、オフになり、ノードＮ７の電圧は０Ｖになる。

第２レベルシフタＬＳ２では、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐに設定されるため、Ｐチャネルトランジスタ１９および２０が定電流動作し、リーク電流によるノードＮ１およびＮ２の電圧低下が防止される。本動作例では、バイアス電圧ＢＩＡＳ３＝０ＶがＮチャネルトランジスタ２１および２２のゲートに印加されるため、トランジスタ２１および２２はオフになる。また、Ｐチャネルトランジスタ１３および１４のゲートに印加されるバイアス電圧ＢＩＡＳ２はＶＤ５−Ｖｔｈｐであるため、ノードＮ１（或いはＮ２）の電圧がＶＤ５より低くなろうとすると、Ｐチャネルトランジスタ１３（或いは１４）はオフになり、ノードＮ１（或いはノードＮ２）の電圧はＶＤ５以上に維持される。また、本動作例では、Ｎチャネルトランジスタ１５および１６の各々のゲートにバイアス電圧ＢＩＡＳ４＝３Ｖ（＝ＶＤＮ）が印加されるため、ノードＮ５（或いはＮ６）の電圧が上昇し３Ｖに達すると、Ｎチャネルトランジスタ１５（或いは１６）はオフになり、ノードＮ５およびＮ６の電圧は３Ｖ（＝ＶＤＮ）以下に維持される。

本動作例では、第１レベルシフタＬＳ１のノードＮ８の電圧は３Ｖ（すなわち、Ｈレベル）であり、インバータ１７および１８には高電位側電源電圧ＶＤＮ（＝３Ｖ）および低電位側電源電圧ＶＢＢＭ（＝０Ｖ）が供給されるため、ノードＮ５の電圧はＬレベル（０Ｖ）、ノードＮ６の電圧はＨレベル（３Ｖ）となる。ノードＮ５の電圧が０Ｖとなるため、Ｎチャネルトランジスタ１５はオンになり、ノードＮ３の電圧も０Ｖとなる。また、ノードＮ１の電圧はＰチャネルトランジスタ１３によってＶＤ５（＝ＢＩＡＳ２＋ｖｔｈｐ＝５Ｖ）に維持される。ノードＮ６の電圧は３Ｖとなるため、Ｎチャネルトランジスタ１６はオフになる。このとき、Ｐチャネルトランジスタ１２および１４はともにオンになるため、ノードＮ２およびノードＮ４の電圧はともに１０Ｖ（＝ＶＰＰ）になる。

前述したように、ノードＮ２に接続されたインバータ２３は、電圧ＶＰＰ（＝１０Ｖ）と電圧ＶＤ５（＝５Ｖ）の間で動作する。本動作例では、ノードＮ２の電圧（すなわち、インバータ２３への入力電圧）はＨレベル（１０Ｖ）なので、インバータ２３の出力電圧はＬレベル（５Ｖ）となる。一方、ノードＮ６に接続されているインバータ２４、およびインバータ２４の出力ノードに接続されているインバータ２５は、電圧ＶＤＮ（本動作例では、３Ｖ）と電圧ＶＢＢＭ（本動作例では、０Ｖ）の間で動作する。そして、本動作例では、ノードＮ６の電圧は３Ｖなので、インバータ２４の出力はＬレベル（０Ｖ）、インバータ２５の出力はＨレベル（３Ｖ）となる。従って、高電位側論理信号ＭＨＢがＬレベル（５Ｖ）となってＰチャネルトランジスタ４１がオンになり、低電位側反転論理信号ＭＬがＨレベル（３Ｖ）となってＮチャネルトランジスタ４２がオンになり、低電位側論理信号ＭＬＢがＬレベル（＝ＶＢＢＭ＝０Ｖ）となってＮチャネルトランジスタ４３がオフとなり、選択スイッチ４０−ｐｋは選択状態となる。一方、アドレスＡＤＤＡが予め定められたアドレスと一致しないときは、動作は逆となり、高電位側論理信号ＭＨＢがＨレベル（＝ＶＰＰ＝１０Ｖ）となってＰチャネルトランジスタ４１がオフになり、低電位側反転論理信号ＭＬがＬレベル（＝ＶＢＢＭ＝０Ｖ）となってＮチャネルトランジスタ４２がオフとなり、低電位側論理信号ＭＬＢがＨレベル（＝ＶＤＮ＝３Ｖ）となってＮチャネルトランジスタ４３がオンとなり、選択スイッチ４０−ｐｋは非選択状態となる。

ここで、選択スイッチ４０−０ｐ（ｐ＝０〜３）が選択状態であり、かつサブデコーダ５０によって信号線Ｆ０が選択されている場合（詳細については後述するが、信号線Ｆ０の電圧は１０Ｖとされ、その他の信号線Ｆ１、Ｆ２およびＦ３の電圧が０Ｖとされる場合）、選択スイッチ４０−００ではＰチャネルトランジスタ４１およびＮチャネルトランジスタ４２がオン、Ｎチャネルトランジスタ４３がオフとなる。この場合、Ｐチャネルトランジスタ４１およびＮチャネルトランジスタ４２からなるＣＭＯＳスイッチは、信号線Ｆ０の１０Ｖの電圧を殆ど低下させることなくワード線ＷＬ０に伝達する。また、信号線Ｆ１、Ｆ２およびＦ３の電圧は０Ｖなので、ワード線ＷＬ１、ＷＬ２およびＷＬ３の電圧は０Ｖとなる。この状態でデータ書き込み対象の不揮発性メモリセルに接続されたビット線ＢＩＴｉに５Ｖの電圧を、ソース線に０Ｖの電圧を、Ｐｗｅｌｌに０Ｖの電圧を与えると、同不揮発性メモリへのデータ“１”の書き込みが行われる。なお、アドレスＡＤＤＡが予め定められたアドレスと一致しない場合には、Ｐチャネルトランジスタ４１およびＮチャネルトラジスタ４２はオフ、Ｎチャネルトランジスタ４３がオンとなるので、信号線Ｆ０〜Ｆ３の電圧如何によらず、ワード線ＷＬ０〜ＷＬ３は電圧は０Ｖとなり、これらワード線に接続された不揮発性メモリセルへのデータ“１”の書き込みは行われない。

本動作例においてゲート耐圧に注意する必要があるトランジスタは、Ｐチャネルトラジスタ１３および１４、インバータ２３を構成するトランジスタ、Ｐチャネルトランジスタ４１、Ｎチャネルトランジスタ４２および４３である。Ｐチャネルトランジスタ１３および１４の各々のゲートには５Ｖ−Ｖｔｈｐの電圧が印加される。したがって、ＮＷｅｌｌが１０Ｖになっても、Ｐチャネルトランジスタ１３および１４のゲート耐圧は問題ない。また、インバータ２３を構成するＮチャネルトランジスタおよびＰチャネルトランジスタの各々のゲートに与えられる電圧の振幅は５Ｖであるので、これらトランジスタについてもゲート耐圧は問題ない。Ｐチャネルトランジスタ４１についても、ゲート電圧が５Ｖ、ＮＷｅｌｌに印加される電圧が１０Ｖなので、ゲート耐圧は問題ない。そして、Ｎチャネルトランジスタ４２および４３のゲートに印加される電圧の振幅は３Ｖなのでゲート耐圧は問題ない。このように本実施形態によれば、ゲート耐圧の低いＭＯＳトランジスタを用いて１０Ｖの高電圧を制御することができる。

＜消去時（Ｅｒａｓｅ）の動作＞
データ消去を行う場合、図１０に示すように、ＶＰＰ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝０Ｖ、ＶＢＢＭ＝−５Ｖ、ＶＤＮ＝０Ｖ、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐ（＝３Ｖ−Ｖｔｈｐ）、ＢＩＡＳ２＝ＶＤ５−Ｖｔｈｐ（＝０Ｖ−Ｖｔｈｐ＝−Ｖｔｈｐ）、ＢＩＡＳ３＝−５Ｖ（＝ＶＢＢＭ）、ＢＩＡＳ４＝０Ｖ、ＢＩＡＳ５＝ＶＤＮ＋Ｖｔｈｎ（＝０Ｖ＋Ｖｔｈｎ＝Ｖｔｈｎ）に設定される。フラッシュメモリの場合、データの消去は全ての不揮発性メモリセルのデータを一括して消去する「一括消去」である。したがって、本実施形態の不揮発性メモリにおいて、データの消去を行う場合は、全てのワード線ＷＬｉを選択し各ワード線ＷＬｉに消去レベルの電圧（本実施形態では、−５Ｖ）を印加する必要がある。

本実施形態では、メインデコーダ１００−ｐの各々論理ゲート３８に対して消去信号を与え、全ての論理ゲート３８を非選択（Ｈレベル出力）にする。すると、第１レベルシフタＬＳ１のノードＮ１１の電圧はＨレベル（ＶＤ３＝３Ｖ）に、同ノードＮ１２の電圧はＬレベル（０Ｖ）になる。このとき、Ｐチャネルトランジスタ３５および３６のゲートにはゲート電圧として０Ｖが与えられる。一方、Ｎチャネルトランジスタ３３および３４のゲートに与えられるバイアス電圧ＢＩＡＳ５はＶＤＮ（０Ｖ）＋Ｖｔｈｎに設定されている。このため、Ｐチャネルトランジスタ３５およびＮチャネルトランジスタ３３はオンになり、ノードＮ９の電圧は３Ｖに、ノードＮ７の電圧は０Ｖになる。ノードＮ７の電圧が０Ｖ、ＶＢＢＭ＝−５ＶであるためＮチャネルトランジスタ３２はオンになるが、Ｐチャネルトランジスタ３６はオフになり、ノードＮ８の電圧は−５Ｖ（＝ＶＢＢＭ）となる。

本動作例では、第２レベルシフタＬＳ２のインバータ１７および１８は電圧ＶＤＮ（＝０Ｖ）と電圧ＶＢＢＭ（＝−５Ｖ）との間で動作する。インバータ１７の入力電圧はＬレベル（−５Ｖ）であるため、インバータ１７の出力（すなわち、ノードＮ５の電圧）はＨレベル（０Ｖ）に、インバータ１８の出力（すなわち、ノードＮ６の電圧）はＬレベル（−５Ｖ）になる。したがって、インバータ２４の出力はＨレベル（０Ｖ）に、インバータ２５の出力はＬレベル（−５Ｖ）になり、低電位側反転論理信号ＭＬの電圧はＬレベル（−５Ｖ）に、低電位側論理信号ＭＬＢの電圧はＨレベル（０Ｖ）になる。

前述したように、消去時にＮチャネルトランジスタ１５および１６の各々のゲートに印加されるバイアス電圧ＢＩＡＳ４は０Ｖである。Ｎチャネルトランジスタ１５のソース（すなわち、ノードＮ５）の電圧は０ＶなのでＮチャネルトランジスタ１５はオフになる。このとき、Ｐチャネルトランジスタ１１および１３はともにオンになるため、ノードＮ１およびノードＮ３の電圧はともに３Ｖ（＝ＶＰＰ）になる。一方、ノードＮ６の電圧は−５ＶなのでＮチャネルトランジスタ１６はオンになり、ノードＮ４の電圧は−５Ｖになる。また、Ｐチャネルトランジスタ１４のゲートにはバイアス電圧ＢＩＡＳ２（＝ＶＤ５（本動作例では０Ｖ）−Ｖｔｈｐ）が印加されるため、ノードＮ２の電圧はＰチャネルトランジスタ１４によって０Ｖに維持される。つまり、インバータ２３の出力（高電位側論理信号ＭＨＢ）はＨレベル（３Ｖ）となる。したがって、選択スイッチ４０−ｐｋの各々においてＰチャネルトランジスタ４１およびＮチャネルトランジスタ４２はオフとなり、Ｎチャネルトランジスタ４３はオンになる。その結果、全てのワード線ＷＬｉは第２の低電位側電源ノードに接続され、その電圧は−５Ｖになる。なお、信号線Ｆ０〜Ｆ３の電圧は０Ｖ（非選択）または３Ｖ（選択）の何れであっても良い。

このように全てのワード線ＷＬｉに−５Ｖの電圧が印加されるため、全てのビット線ＢＩＴｉと全てのデータ線とＰｗｅｌｌに１０Ｖの電圧を印加すれば、全ての不揮発性メモリセルのデータが消去される（図６参照）。

＜読み出し時（Ｒｅａｄ）の動作＞
図１０に示すようにデータ読み出しの際には、ＶＰＰ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝０Ｖ、ＶＢＢＭ＝０Ｖ、ＶＤＮ＝３Ｖ、ＢＩＡＳ１＝３Ｖ、ＢＩＡＳ２＝０Ｖ、ＢＩＡＳ３＝３Ｖ、ＢＩＡＳ４＝３Ｖ、ＢＩＡＳ５＝３Ｖ（＝ＶＤＮ＝ＶＤ３）＋Ｖｔｈｎに設定される。

前述したように、アドレスＡＤＤＡが予め定められたアドレスと一致すると、論理ゲート３８の出力はＬレベル（０Ｖ）となり、ノードＮ１１の電圧はＬレベル（０Ｖ）に、ノードＮ１２の電圧はＨレベル（ＶＤ３＝３Ｖ）になる。本動作例では、データ書き込み時と同様にＶＢＢＭ＝０Ｖ、ＢＩＡＳ５＝３Ｖ＋Ｖｔｈｎに設定されるため、ノードＮ７の電圧はＬレベル（０Ｖ）に、ノードＮ８の電圧はＨレベル（３Ｖ）になる。

一方、第２レベルシフタＬＳ２では、Ｐチャネルトランジスタ１９および２０の各々のソースに印加される電圧は３Ｖ（＝ＶＰＰ）であり、同ゲートに印加されるバイアス電圧ＢＩＡＳ１も３Ｖであるため、Ｐチャネルトランジスタ１９および２０はともにオフになる。本動作例では、Ｎチャネルトランジスタ１５および１６の各々のゲートにバイアス電圧ＢＩＡＳ４＝３Ｖが印加され、Ｎチャネルトランジスタ１５および１６はともにオンになり、Ｎチャネルトランジスタ２１および２２の各々のゲートにバイアス電圧ＢＩＡＳ３＝３Ｖが印加され、Ｎチャネルトランジスタ２１および２２もともにオンになる。その結果、高電位側論理信号ＭＨＢの電圧はＬレベル（０Ｖ）に、低電位側論理信号ＭＬＢの電圧はＬレベル（０Ｖ）に、低電位側反転論理信号ＭＬの電圧はＨレベル（３Ｖ）になる。つまり、この場合は、第２レベルシフタＬＳ２は、３Ｖ動作の通常のレベルシフタとして動作する。

高電位側論理信号ＭＨＢの電圧はＬレベル（０Ｖ）、低電位側論理信号ＭＬＢの電圧はＬレベル（０Ｖ）、低電位側反転論理信号ＭＬの電圧はＨレベル（３Ｖ）であるため、選択スイッチ４０−ｐｋのＰチャネルトランジスタ４１およびＮチャネルトランジスタ４２は各々オンになり、Ｎチャネルトラジスタ４３はオフとなる。したがって、前述した読み出し動作の場合と同様に信号線Ｆ０〜Ｆ３の内、サブデコーダ５０によって選択されたものがワード線ＷＬｉに接続される。

また、アドレスＡＤＤＡが予め定められたアドレスと一致しない場合には、高電位側論理信号ＭＨＢの電圧はＨレベル（３Ｖ）、低電位側論理信号ＭＬＢの電圧はＨレベル（３Ｖ）、低電位側反転論理信号ＭＬの電圧はＬレベル（０Ｖ）となり、Ｐチャネルトランジスタ４１およびＮチャネルトランジスタ４２はオフに、Ｎチャネルトランジスタ４３はオンになる。その結果、全てのワード線ＷＬｉの電圧はＶＢＢＭ（＝０Ｖ）になる。なお、読出しモードから一気に消去モードへ転移させると、第２の低電位側電源ノードの電圧ＶＢＢＭが０Ｖから−５Ｖに切替えられることになるが、その切り替えるタイミングによっては、一時的に各トランジスタのゲートに過大に電圧が印加される場合も有り得る。また、切り替え時のオーバーシュートにより各トランジスタのゲートに一時的に過大電圧が印加される場合も有り得る。そこで、図１０に示すＥｒａｓｅ１およびＥｒａｓｅ２の２つの遷移過程を用意し、Ｒｅａｄ→Ｅｒａｓｅ１→Ｅｒａｓｅ２→Ｅｒａｓｅといった具合に、Ｅｒａｓｅ１およびＥｒａｓｅ２の２つの遷移過程を経由してＲｅａｄモードからＥｒａｓｅモードへ切り替えるようにしても良い。

＜サブデコーダ５０の構成および動作＞
次いでサブデコーダ５０の構成を説明する。
サブデコーダ５０は、図１１に示すデコーダ部ＤＥＣ１、第３レベルシフタＬＳ３およびバッファＢＵＦ１を信号線Ｆｋ（ｋ＝０〜３）の各々に対して1組、すなわち、合計４組み有している。デコーダＤＥＣ１は論理ゲート６４とインバータ６３を含んでいる。論理ゲート６４にはアドレスＡＤＤＢが与えられる。このアドレスＡＤＤＢと予め定められたアドレスとが一致する場合には、論理ゲート６４の出力はＬレベル（ＶＳＳ＝０Ｖ）となり、一致しないときはＨレベル（ＶＤ３＝３Ｖ）となる。図１１に示すように、論理ゲート６４の出力はインバータ６３による論理反転を経て第３レベルシフタＬＳ３に与えられる。

図１１に示すように、第３レベルシフタＬＳ３はＰチャネルトランジスタ５１、５２、５３、５４、５９および６０と、Ｎチャネルトランジスタ５５、５６、６１および６２と、インバータ５７および５８とを含んでいる。図１１と図９とを対比すれば明らかなように、第３レベルシフタＬＳ３の構成はメインデコーダ１００−ｐの第２レベルシフタＬＳ２の構成と近似している。より詳細に説明すると、Ｐチャネルトランジスタ５１、５２、５３，５４、５９および６０の各々は第２レベルシフタＬＳ２のＰチャネルトランジスタ１１、１２、１３、１４、１９および２０の各々に対応し、Ｎチャネルトランジスタ５５、５６、６１および６２の各々は第２レベルシフタＬＳ２のＮチャネルトランジスタ１５、１６、２１および２２の各々に対応する。そして、インバータ５７および５８は第２レベルシフタＬＳ２のインバータ１７および１８に対応する。つまり、第３レベルシフタＬＳ３は、第２レベルシフタＬＳ２からインバータ２３、２４および２５を除いた構成となっている。図１１に示すように、本実施形態では、第３レベルシフタＬＳ３のノードＮ１の電圧が高電位側論理信号ＦＨＢとして、同ノードＮ５の電圧が低電位側論理信号ＦＬＢとして、同ノードＮ６の電圧が低電位側反転論理信号ＦＬとしてバッファＢＵＦ１に与えられる。

バッファＢＵＦ１は、Ｐチャネルトランジスタ６５およびＮチャネルトランジスタ６６からなるＣＭＯＳスイッチとＮチャネルトランジスタ６７とを高電位側電源ノード（電圧ＶＷＬのノード：以下、第３の高電位側電源ノード）と低電位側電源ノード（電圧ＶＳＳのノード）との間に直列に介挿して構成されている。第３レベルシフタＬＳ３の高電位側電源ノードの電圧がＶＰＰであったのに対してバッファＢＵＦ１の高電位側電源ノードの電圧をＶＷＬとしたのは、書き込み（Ｐｒｏｇｒａｍ）、書き込みの検証（Ｐｒｏｇｒａｍ Ｖｅｒｉｆｙ）、消去（Ｅｒａｓｅ）、および消去の検証（Ｅｒａｓｅ Ｖｅｒｉｆｙ）の各動作を行う際に、ワード線ＷＬｉに印加する電圧をその動作内容に応じて種々変える必要があるからである。

図１１に示すように、Ｐチャネルトランジスタ６５およびＮチャネルトランジスタ６７は、片側高耐圧構造のトランジスタであり、Ｎチャネルトランジスタ６６は両側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ６５のゲートには高電位側論理信号ＦＨＢが、Ｎチャネルトランジスタ６６のゲートには低電位側反転論理信号ＦＬが、Ｎチャネルトランジスタ６７のゲートには低電位側論理信号ＦＬＢが各々与えられる。そして、上記ＣＭＯＳスイッチとＮチャネルトランジスタ６７のドレインの共通接続点（すなわち、Ｐチャネルトランジスタ６５のドレインおよびＮチャネルトランジスタ６６のソースとＮチャネルトランジスタ６７のドレインの共通接続点）に信号線Ｆｋが接続されている。

本実施形態では、電圧ＶＰＰ、ＶＷＬ、ＶＤ３、ＶＳＳ、ＢＩＡＳ１〜ＢＩＡＳ４を図１２に示すように設定することで、不揮発性メモリセルへのデータの書き込み、書き込みの検証、読み出し、消去、および消去の検証が実行される。例えば、書き込み（Ｐｒｏｇｒａｍ）時には、ＶＰＰ＝ＶＷＬ＝１０Ｖ、ＶＤ３＝３Ｖ、ＶＳＳ＝０Ｖ、ＢＩＡＳ１＝１０Ｖ−Ｖｔｈｐ、ＢＩＡＳ２＝５Ｖ−Ｖｔｈｐ、ＢＩＡＳ３＝０Ｖ、ＢＩＡＳ４＝３Ｖに設定される。この場合、アドレスＡＤＤＢが予め定められたアドレスと一致すると、ノードＮ８（インバータ５７の入力ノード）の電圧はＨレベル（３Ｖ）になるので、ノードＮ５の電圧はＬレベル（０Ｖ）に、ノードＮ６の電圧はＨレベル（３Ｖ）になる。すなわち、低電位側論理信号ＦＬＢはＬレベル（０Ｖ）に、低電位側反転論理信号ＦＬはＨレベルに（３Ｖ）になる。また、ノードＮ３の電圧は０Ｖに、ノードＮ１の電圧（高電位側論理信号ＦＨＢ）はＬレベル（５Ｖ）となる。したがって、バッファＢＵＦ１のＰチャネルトランジスタ６５およびＮチャネルトランジスタ６６はオンになり、Ｎチャネルトランジスタ６７はオフとなる。その結果、Ｐチャネルトランジスタ６５のドレイン、Ｎチャネルトランジスタ６６のソースおよびＮチャネルトランジスタ６７のドレインの共通接続点に接続された信号線Ｆｋの電圧はＨレベル（＝ＶＷＬ＝１０Ｖ）になる。

一方、アドレスＡＤＤＢが予め定められたアドレスと一致しない場合は、ノードＮ８の電圧はＬレベル（０Ｖ）となるので、低電位側論理信号ＦＬＢはＨレベル（３Ｖ）に、低電位側反転論理信号ＦＬはＬレベル（０Ｖ）となる。また、高電位側論理信号ＦＨＢはＨレベル（１０Ｖ）となる。したがって、バッファＢＵＦ１のＰチャネルトランジスタ６５およびＮチャネルトランジスタ６６はオフに、Ｎチャネルトランジスタ６７はオンとなる。その結果、Ｐチャネルトランジスタ６５のドレインおよびＮチャネルトランジスタ６６のソースとＮチャネルトランジスタ６７のドレインとの共通接続点に接続された信号線Ｆｋの電圧はＬレベル（ＶＳＳ＝０Ｖ）になる。なお、書き込みの検証（Ｐｒｏｇｒａｍ Ｖｅｒｉｆｙ）動作においては、この状態で、電圧ＶＷＬを４Ｖ〜５Ｖ程度に変化させ、これによりメモリセルの状態が確認される。

次いで、読み出し（Ｒｅａｄ）時の動作を説明する。なお、消去（Ｅｒａｓｅ）および消去の検証（Ｅｒａｓｅ Ｖｅｒｉｆｙ）時もほぼ同じ動作なので、代表して読み出しの場合を説明する。不揮発性メモリセルからのデータ読み出しを行う場合、ＶＰＰ＝ＶＷＬ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＳＳ＝０Ｖ、ＢＩＡＳ１＝３Ｖ、ＢＩＡＳ２＝０Ｖ、ＢＩＡＳ３＝３Ｖ、ＢＩＡＳ４＝３Ｖに設定される。このとき、アドレスＡＤＤＢが予め定められたアドレスと一致すると、ノードＮ８の電圧は３Ｖとなり、ノードＮ５の電圧は０Ｖに、ノードＮ６の電圧は３Ｖになる。すなわち、低電位側論理信号ＦＬＢはＬレベル（０Ｖ）に、低電位側反転論理信号ＦＬはＨレベル（３Ｖ）になる。また、ノードＮ３の電圧は０Ｖになり、高電位側論理信号ＦＨＢもＬレベル（０Ｖ）となる。したがって、バッファＢＵＦ１のＰチャネルトランジスタ６５およびＮチャネルトランジスタ６６はオンに、Ｎチャネルトランジスタ６７はオフになる。その結果、Ｐチャネルトランジスタ６５のドレインおよびＮチャネルトランジスタ６６のソースとＮチャネルトランジスタ６７のドレインとの共通接続点に接続された信号線Ｆｋの電圧はＨレベル（ＶＷＬ＝３Ｖ）になる。

一方、アドレスＡＤＤＢが予め定められたアドレスと一致しない場合、ノードＮ８の電圧はＬレベル（０Ｖ）となるので、低電位側論理信号ＦＬＢはＨレベル（３Ｖ）に、低電位側反転論理信号ＦＬはＬレベル（０Ｖ）になる。また、高電位側論理信号ＦＨＢはＨレベル（３Ｖ）になる。したがって、バッファＢＵＦ１のＰチャネルトランジスタ６５およびＮチャネルトランジスタ６６はオフに、Ｎチャネルトランジスタ６７はオンとなり、信号線Ｆｋの電圧はＬレベル（０Ｖ）になる。消去時の動作は当該読み出し時の動作と全く同じである。なお、消去の場合、メインデコーダ１００−ｐについての動作説明でも述べたが、メインデコーダ１００−ｐが全て非選択となるので、サブデコーダ５０の出力（信号線Ｆｋの電圧）は３Ｖでも良く、また０Ｖでも良い。また、消去の検証は、この状態で電圧ＶＷＬを０．８Ｖ〜２Ｖの範囲の最適な値に設定し、メモリセルの消去状態を確認する動作である。

以上説明したように、本実施形態によれば、データの書き込み時および消去時に高い耐圧を要求されるトランジスタについても酸化膜の膜厚が厚いものを用いる必要はなく、不揮発性メモリにおける行選択回路を安価な標準ＣＭＯＳプロセスにより構成することが可能になる。

＜その他の実施形態＞
以上本発明の実施形態について説明したが、これら実施形態を以下のように変形しても良い。
（１）上記実施形態のメインデコーダ１００−ｐは、４本のワード線ＷＬｉに対して１組の割合で第１レベルシフタＬＳ１および第２レベルシフタＬＳ２（以下、両者を纏めて「メインデコーダのレベルシフタ」と呼ぶ）を有していた。しかし、図９に示す構成では、メインデコーダのレベルシフタを構成する素子数が多く、メインデコーダ１００−ｐの回路面積が大きくなる虞がある。このような不具合を回避する方策としては、メインデコーダを図１３に示すように構成することが考えられる。以下、図１３を参照しつつ本変形例のメインデコーダについて説明する。

図１３には、ワード線ＷＬｉの本数が１０２４本であり、アドレスＡＤＤＡには６ビットのアドレスを、アドレスＡＤＤＢには４ビットのアドレスを各々割り当てる場合について例示されている。図１３の符号６０−０〜６０−１１は、アドレスＡＤＤＡにより選択されるプリデコーダ（図９の論理ゲート３８に対応する）である。本変形例では、６ビットのアドレスを２ビットづつ３グループ（Ａ，Ｂ，Ｃ）に分ける。そして、グループＡの２ビットでプリデコーダ６０−０〜６０−３の何れか１つを指定し、グループＢの２ビットでプリデコーダ６０−４〜６０−６の何れか１つを指定し、グループＣの２ビットでプリデコーダ６０−７〜６０−１１の何れか１つを指定する。図１３に示すように本変形例のメインデコーダでは、各プリデコーダに対して１個づつ（すなわち、合計１２個）のレベルシフタが設けられる。

図１３のレベルシフタ６１−ｑ（ｑ＝０〜１１）は、上述したメインデコーダのレベルシフタからインバータ２４を除いた構成となっている。レベルシフタ６１−ｑの各々が出力する高電位側論理信号ｍｈｂは前述した高電位側論理信号ＭＨＢに対応し、同低電位側論理信号ｍｌｂは前述した低電位側論理信号ＭＬＢに対応する。従って、高電位側論理信号ｍｈｂを伝送する高電位配線は１２本必要であり、低電位側論理信号ｍｌｂを伝送する低電位配線も１２本必要である（図１３参照）。論理デコード回路６２−ｒ（ｒ＝０〜６３）の各々は、高電位側論理信号をデコードする論理ゲートＮＡＮＤＨと低電位側論理信号をデコードする論理ゲートＮＡＮＤＬと、論理ゲートＮＡＮＤＬの出力を反転して出力するインバータＩＮＶＬにより構成される。論理ゲートＮＡＮＤＨには、グループＡ、ＢおよびＣから夫々１つずつ高電位側論理信号ｍｈｂが与えられ、論理ゲートＮＡＮＤＬには、グループＡ、ＢおよびＣから夫々１つずつ低電位側論理信号ｍｌｂが与えられる。前述したように、グループＡ、グループＢおよびグループＣの各グループには各々４個のプリデコーダおよびレベルシフタが対応する。このため、本変形例では４×４×４＝６４個の論理デコード回路６２−ｒ（ｒ＝０〜６３）が設けられている。

図１３に示すように、論理デコード回路６２−ｒからは、選択部６３−ｒを制御するための各種論理信号ＭＨＢｒ、ＭＬＢｒおよびＭＬｒが出力される。一方、サブデコーダ５０には、４ビット分のアドレスＡＤＤＢが入力される。従って、本変形例のサブデコーダ５０の出力信号線はＦ０〜Ｆ１５の１６本となる。選択部６３−ｒの各々は１６個の選択スイッチ４０を含んでいる。したがって、ワード線ＷＬｉの本数は、ＷＬ０〜ＷＬ１０２３の１０２４本となる。本変形例の論理デコード回路６２−ｒおよび選択部６３−ｒ（ｒ＝０〜６３）は、レベルシフタ６１−ｑ（ｑ＝０〜１１）の各々から出力される高電位側論理信号および低電位側論理信号に基づいて１０２４本のワード線のうちの１つを選択して信号線Ｆｋに接続する選択手段の役割を果たす。このような構成にすると、６４個必要なレベルシフタが１２個に削減できるため、面積の縮小が実現できる。なお、本変形例において行アドレスに６ビット（１０２４本＝１Ｋ）を用いたのは、図示しない列線を鑑みて、１０２４本が特性的にも最適と考えられるためである。大容量メモリを設計する場合には、１０２４本のワード線を基本単位（１グループ）とし、このグループを複数セット設けるようにすれば良い。

（２）上記実施形態では、１本の信号線Ｆｋに対して１つの第３レベルシフタＬＳ３を用いてサブデコーダ５０を構成した。しかし、サブデコーダを構成する第３レベルシフタＬＳ３の数を削減することで回路面積を縮小しても良い。変形例（１）と同様に、ワード線ＷＬｉの本数が１０２４本であり、アドレスＡＤＤＡには６ビットのアドレスを、アドレスＡＤＤＢには４ビットのアドレスを各々割り当てる場合（すなわち、サブデコーダの出力信号線数が１６本の場合）には、サブデコーダを図１４に示すように構成すれば良い。

すなわち、変形例（１）と同様に、アドレスＡＤＤＢを２ビットずつ２つのグループに分け、前者のグループにはプリデコーダ７０−ｓ（ｓ＝０〜３）およびレベルシフタ７１−ｓ（ｓ＝０〜３）を割り当て、後者のグループにはプリデコーダ７０−ｓ（ｓ＝４〜７）およびレベルシフタ７１−ｓ（ｓ＝４〜７）を割り当てる。なお、プリデコーダ７０−ｓ（ｓ＝０〜７）の各々は図１１のデコード部ＤＥＣ１に対応し、レベルシフタ７１−ｓ（ｓ＝０〜７）の各々は同第３レベルシフタＬＳ３に対応する。ただし、本変形例のレベルシフタ７１−ｓでは、ノードＮ６（図１１参照）の電圧が低電位側反転論理信号として出力されない点が第３レベルシフタＬＳ３と異なる。

本変形例のサブデコーダでは、レベルシフタ７１−ｓは合計８個であるため、各レベルシフタ７１−ｓから出力される高電位側論理信号ｆｈｂを伝送するための高電位配線は８本必要であり、同低電位側論理信号ｆｌｂを伝送するための低電位配線も８本必要となる。本変形例ではアドレスＡＤＤＢを２ビットずつ分けた２つのグループの各々にはレベルシフタ７１−ｓが４個ずつ含まれるため、４×４＝１６個の論理デコード回路７２−ｋ（ｋ＝０〜１５）が必要となる。そして、論理デコード回路７２−ｋの出力ＦＨＢ，ＦＬＢ、ＦＬはバッファＢＵＦｋに与えられる。このバッファＢＵＦｋは図１１のバッファＢＵＦ１に対応する。つまり、図１４の論理デコード回路７２−ｋおよびバッファＢＵＦｋ（ｋ＝０〜１５）は、高電位側電源ノード（ＶＷＬ）の電圧と低電位側電源ノード（ＶＳＳ）の電圧の何れか一方をレベルシフタ７１−ｓ（ｓ＝０〜７）の各々から出力される高電位側論理信号および低電位側論理信号に応じて選択し、ワード線に印加するための電圧として信号線Ｆｋに出力する出力回路の役割を果たす。１６本の信号線Ｆｋを設ける場合、図１１に示す構成では１６個のレベルシフタＬＳ３を設ける必要があったが、本変形例によればレベルシフタの数を８個に削減でき、回路面積を縮小することができる。

（３）上記実施形態では、電圧ＶＤ５の他に電圧ＶＤＮを発生させたが、電圧ＶＤＮと電圧ＶＤ５を同じ電圧にしてもよい。

（４）上記実施形態では、Ｐチャネルトランジスタ１３および１４として高耐圧化のために片側高耐圧構造のトランジスタを用いたが、これに代えて、両側高耐圧構造のトランジスタを用いてもよい。同様に、Ｎチャネルトランジスタ２１および２２についても両側高耐圧構造のトランジスタを用いてもよい。

１００−ｐ（ｐ＝０〜ｈ）…メインデコーダ、３８，６４…論理ゲート、ＬＳ１…第１レベルシフタ、ＬＳ２…第２レベルシフタ、４０−ｐｋ（ｐ＝０〜ｈ、ｋ＝０〜３）…選択スイッチ、５０…サブデコーダ、ＤＥＣ１…デコード部、ＬＳ３…第３レベルシフタ、ＢＵＦ１…バッファ、１１，１２，１３，１４，１９，２０，３５，３６，４１，５１，５２，５３，５４，５９，６０，６５…Ｐチャネルトランジスタ、１５，１６，２１，２２，３１，３２，３３，３４，４２，４３，５５，５６，６１，６２，６６，６７…Ｎチャネルトランジスタ、１７，１８，２３，２４，２５，３７，５７，５８，６３…インバータ。

Claims (13)

1. 複数のワード線の何れかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、行アドレスに基づいてワード線の選択を行う行選択回路と、を含む半導体集積回路において、
   前記行選択回路は、
   与えられた行アドレスと予め定められたアドレスとが一致するか否かに応じて第１の論理信号を出力するゲート部と、
   第１の高電位側電源ノードの電圧と低電位側電源ノードの電圧の何れか一方を前記第１の論理信号に応じて選択し、第２の論理信号として出力する第１レベルシフタと、
   第２の高電位側電源ノードの電圧または前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方を前記第２の論理信号に応じて選択し、高電位側論理信号として出力するとともに、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧の何れか一方を前記第２の論理信号に応じて選択し、低電位側論理信号として出力する第２レベルシフタと、
   前記高電位側論理信号および前記低電位側論理信号に基づいて第３の高電位側電源ノードと前記低電位側電源ノードの何れか一方を選択してワード線に接続する選択手段と、
   を有し、
   前記第１レベルシフタは、
   前記第２の論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第１の分離手段、
   を有し、
   前記第２レベルシフタは、
   前記第２の高電位側電源ノードに各々のソースが接続され、相手のドレインが各々のゲートに接続された第１および第２のＰチャネルトランジスタと、
   前記第１および第２のＰチャネルトランジスタの各ドレインに各々のソースが接続され、各々のゲートに第１のバイアス電圧が与えられることによって、前記高電位側論理信号の出力ノードの電圧が前記第１の中間電圧を下回らないように当該出力ノードを低電位側から分離する第２の分離手段として機能する第３および第４のＰチャネルトランジスタと、
   前記第２の中間電圧と前記低電位側電源ノードの電圧とが電源電圧として与えられる第１および第２のインバータであって、前記第２の論理信号を反転して出力する第１のインバータおよび前記第１のインバータの出力信号を反転して出力する第２のインバータと、
   前記第３のＰチャネルトランジスタのドレインと前記第１のインバータの出力ノードとの間に介挿される第１のＮチャネルトランジスタおよび前記第４のＰチャネルトランジスタのドレインと前記第２のインバータの出力ノードとの間に介挿される第２のＮチャネルトランジスタであって、各々のゲートに第２のバイアス電圧が与えられることによって、前記低電位側論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第３の分離手段として機能する第１および第２のＮチャネルトランジスタと、
   前記第３のＰチャネルトランジスタに並列に接続された第３のＮチャネルトランジスタおよび前記第４のＰチャネルトランジスタに並列に接続された第４のＮチャネルトランジスタであって、各々のゲートに与えられる第３のバイアス電圧によってオン／オフが切り替えられ、前記第２の分離手段によって前記高電位側論理信号の出力ノードを低電位側から分離しないときはオンとされ、逆に分離するときにはオフとされる第３および第４のＮチャネルトランジスタと、
   を有し、
   前記第２のＰチャネルトランジスタのドレイン電圧に基づいて前記高電位側論理信号を出力し、前記第２のインバータの出力信号に基づいて前記低電位側論理信号を出力する
   ことを特徴とする半導体集積回路。
2. 前記第２レベルシフタは、
   所定の第４のバイアス電圧が各々のゲートに与えられることによって各々定電流源として動作する第５および第６のＰチャネルトランジスタであって、前記第１のＰチャネルトランジスタに並列に接続された第５のＰチャネルトランジスタと、前記第２のＰチャネルトランジスタに並列に接続された第６のＰチャネルトランジスタと、
   を有し、
   前記第１のＰチャネルトランジスタのドレイン電圧の低下を前記第５のＰチャネルトランジスタの出力電流によって補償し、前記第２のＰチャネルトランジスタのドレイン電圧の低下を前記第６のＰチャネルトランジスタの出力電流によって補償する
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 複数のワード線の何れかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、行アドレスに基づいてワード線の選択を行う行選択回路と、を含む半導体集積回路において、
   前記行選択回路は、
   与えられた行アドレスと予め定められたアドレスとが一致するか否かに応じて第１の論理信号を出力するゲート部と、
   第１の高電位側電源ノードの電圧と低電位側電源ノードの電圧の何れか一方を前記第１の論理信号に応じて選択し、第２の論理信号として出力する第１レベルシフタと、
   第２の高電位側電源ノードの電圧または前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方を前記第２の論理信号に応じて選択し、高電位側論理信号として出力するとともに、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧の何れか一方を前記第２の論理信号に応じて選択し、低電位側論理信号として出力する第２レベルシフタと、
   前記高電位側論理信号および前記低電位側論理信号に基づいて第３の高電位側電源ノードと前記低電位側電源ノードの何れか一方を選択してワード線に接続する選択手段と、
   を有し、
   前記第１レベルシフタは、
   前記第２の論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第１の分離手段、
   を有し、
   前記第２レベルシフタは、
   前記高電位側論理信号の出力ノードの電圧が前記第１の中間電圧を下回らないように当該出力ノードを低電位側から分離する第２の分離手段と、
   前記低電位側論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第３の分離手段と、
   前記第２の分離手段と並列に設けられるスイッチであって、前記第２の分離手段によって前記高電位側論理信号の出力ノードを低電位側から分離しないときはオンとされ、逆に分離するときにはオフとされるスイッチと、
   を有する
   ことを特徴とする半導体集積回路。
4. 前記第２レベルシフタは、前記高電位側論理信号の出力ノードに対して電流を供給し、リーク電流による当該出力ノードの電圧降下を補償する補償手段をさらに有することを特徴とする請求項１または請求項３に記載の半導体集積回路。
5. 前記選択手段は、
   前記高電位側論理信号がゲートに与えられるＰチャネルトランジスタと前記低電位側論理信号の反転信号がゲートに与えられるＮチャネルトランジスタとを並列接続したＣＭＯＳスイッチと、前記低電位側論理信号がゲートに与えられるＮチャネルトランジスタとを前記第３の高電位側電源ノードと前記低電位側電源ノードとの間に直列に介挿してなり、
   前記低電位側論理信号がゲートに与えられるＮチャネルトランジスタのドレインと前記ＣＭＯＳスイッチとの共通接続点の電圧をワード線に出力する
   ことを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路。
6. 複数のワード線の何れかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、行アドレスに基づいて前記複数のワード線のうちの１本を選択する行選択回路と、を含む半導体集積回路において、
   前記行選択回路は、
   与えられた行アドレスと予め定められたアドレスとが一致するか否かに応じて第１の論理信号を出力するゲート部と、
   第１の高電位側電源ノードの電圧と低電位側電源ノードの電圧の何れか一方を前記ゲート部の出力信号に応じて選択し、第２の論理信号として出力する第１レベルシフタと、
   第２の高電位側電源ノードの電圧または前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方を前記第２の論理信号に応じて選択し、高電位側論理信号として出力するとともに、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧の何れか一方を前記第２の論理信号に応じて選択し、低電位側論理信号として出力する第２レベルシフタと、
   前記高電位側論理信号および前記低電位側論理信号に基づいてワード線の選択を行う選択手段と、
   を備え、
   前記第１レベルシフタは、
   前記第２の論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第１の分離手段、
   を有し、
   前記第２レベルシフタは、
   前記高電位側論理信号の出力ノードの電圧が前記第１の中間電圧を下回らないように当該出力ノードを低電位側から分離する第２の分離手段と、
   前記低電位側論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第３の分離手段と、
   を有し、
   前記不揮発性メモリセルへのデータの書き込みを行う場合には、前記第２の高電位側電源ノードの電圧を前記第１の高電位側電源ノードの電圧よりも高くするとともに前記第１、第２および第３の分離手段による出力ノードの分離を行い、前記不揮発性メモリセルに記憶されたデータの消去を行う場合には、前記第２の高電位側電源ノードの電圧を前記第１の高電位側電源ノードの電圧と同じにし、さらに前記低電位側電源ノードの電圧を０または負の電圧にするとともに、前記第１、第２および第３の分離手段による出力ノードの分離を行い、前記不揮発性メモリセルからのデータの読み出しを行う際には、前記第１、第２および第３の分離手段による出力ノードの分離を行わず、かつ前記第２の高電位側電源ノードの電圧を前記第１の高電位側電源ノードの電圧と同じにする
   ことを特徴とする半導体集積回路。
7. 前記第２レベルシフタは、
   前記第２の高電位側電源ノードに各々のソースが接続され、相手のドレインが各々のゲートに接続された第１および第２のＰチャネルトランジスタと、
   前記第１および第２のＰチャネルトランジスタの各ドレインに各々のソースが接続され、各々のゲートに第１のバイアス電圧が与えられることによって前記第２の分離手段として機能する第３および第４のＰチャネルトランジスタと、
   前記第２の中間電圧と前記低電位側電源ノードの電圧とが電源電圧として与えられる第１および第２のインバータであって、前記第２の論理信号を反転して出力する第１のインバータおよび前記第１のインバータの出力信号を反転して出力する第２のインバータと、
   前記第３のＰチャネルトランジスタのドレインと前記第１のインバータの出力ノードとの間に介挿される第１のＮチャネルトランジスタおよび前記第４のＰチャネルトランジスタのドレインと前記第２のインバータの出力ノードとの間に介挿される第２のＮチャネルトランジスタであって、各々のゲートに第２のバイアス電圧が与えられることによって前記第３の分離手段として機能する第１および第２のＮチャネルトランジスタと、
   を備え、
   前記第２のＰチャネルトランジスタのドレイン電圧に基づいて前記高電位側論理信号を出力し、前記第２のインバータの出力信号に基づいて前記低電位側論理信号を出力する
   ことを特徴とする請求項６に記載の半導体集積回路。
8. 前記第２レベルシフタは、
   前記第３のＰチャネルトランジスタに並列に接続された第３のＮチャネルトランジスタおよび前記第４のＰチャネルトランジスタに並列に接続された第４のＮチャネルトランジスタであって、各々のゲートに与えられる第３のバイアス電圧によってオン／オフが切り替えられ、前記第２の分離手段によって前記高電位側論理信号の出力ノードを低電位側から分離しないときはオンとされ、逆に分離するときにはオフとされる第３および第４のＮチャネルトランジスタをさらに有する
   ことを特徴とする請求項７に記載の半導体集積回路。
9. 前記第２レベルシフタは、
   所定の第４のバイアス電圧が各々のゲートに与えられることによって各々定電流源として動作する第５および第６のＰチャネルトランジスタであって、前記第１のＰチャネルトランジスタに並列に接続された第５のＰチャネルトランジスタと、前記第２のＰチャネルトランジスタに並列に接続された第６のＰチャネルトランジスタと、
   を有し、
   前記第１のＰチャネルトランジスタのドレイン電圧の低下を前記第５のＰチャネルトランジスタの出力電流によって補償し、前記第２のＰチャネルトランジスタのドレイン電圧の低下を前記第６のＰチャネルトランジスタの出力電流によって補償する
   ことを特徴とする請求項７または請求項８に記載の半導体集積回路。
10. 複数のワード線の何れかに各々接続された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、行アドレスに基づいて前記複数のワード線のうちの１本を選択する行選択回路と、を含む半導体集積回路において、
    前記行選択回路は、
    与えられた行アドレスと予め定められたアドレスとが一致するか否かに応じて第１の高電位側電源ノードの電圧または低電位側電源ノードの電圧の何れか一方を選択し、第１の論理信号として出力するゲート部と、
    第２の高電位側電源ノードの電圧または前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧の何れか一方を前記第１の論理信号に応じて選択し、高電位側論理信号として出力するとともに、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧の何れか一方を前記第１の論理信号に応じて選択し、低電位側論理信号として出力するレベルシフタと、
    第３の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧の何れか一方を前記高電位側論理信号および前記低電位側論理信号に応じて選択し、ワード線に印加するための電圧として出力するバッファ回路と、
    を有し、
    前記レベルシフタは、
    前記低電位側論理信号を反転して出力する第１のインバータと、
    前記高電位側論理信号の出力ノードの電圧が前記第１の中間電圧を下回らないように当該出力ノードを低電位側から分離する第１の分離手段と、
    前記低電位側論理信号の出力ノードの電圧が前記第２の中間電圧を超えないように当該出力ノードを高電位側から分離する第２の分離手段と、
    を有し、
    前記バッファ回路は、
    前記高電位側論理信号がゲートに与えられる第１のＰチャネルトランジスタと前記第１のインバータの出力信号がゲートに与えられる第１のＮチャネルトランジスタとを並列接続したＣＭＯＳスイッチと、前記低電位側論理信号がゲートに与えられる第２のＮチャネルトランジスタと、を前記第３の高電位側電源ノードと前記低電位側電源ノードとの間に直列に介挿してなり、
    前記第２のＮチャネルトランジスタのドレインと前記ＣＭＯＳスイッチとの共通接続点が、ワード線に印加するための電圧の出力ノードとなっており、
    前記不揮発性メモリセルへのデータの書き込みを行う場合には、前記第２および第３の高電位側電源ノードの電圧を同じにしつつ前記第１の高電位側電源ノードの電圧よりも高くするとともに前記第１および第２の分離手段による出力ノードの分離を行い、前記不揮発性メモリセルに書き込んだデータの検証を行う場合には、前記第３の高電位側電源ノードの電圧をデータ書き込み時よりも引き下げるとともに前記第１および第２の分離手段による出力ノードの分離を行い、前記不揮発性メモリセルからのデータの読み出し、消去または消去後の検証を行う場合には、前記第１および第２の分離手段による出力ノードの分離を行わず、かつ前記第２および第３の高電位側電源ノードの電圧を前記第１の高電位側電源ノードの電圧と同じにする
    ことを特徴とする半導体集積回路。
11. 前記レベルシフタは、
    前記第２の高電位側電源ノードに各々のソースが接続され、相手のドレインが各々のゲートに接続された第２および第３のＰチャネルトランジスタと、
    前記第２および第３のＰチャネルトランジスタの各ドレインに各々のソースが接続され、各々のゲートに第１のバイアス電圧が与えられることによって前記第１の分離手段として機能する第４および第５のＰチャネルトランジスタと、
    前記第２の中間電圧と前記低電位側電源ノードの電圧とが電源電圧として与えられる第２および第３のインバータであって、前記第１の論理信号を反転して出力する第２のインバータおよび前記第２のインバータの出力信号を反転して出力する第３のインバータと、
    前記第４のＰチャネルトランジスタのドレインと前記第２のインバータの出力ノードとの間に介挿される第３のＮチャネルトランジスタおよび前記第５のＰチャネルトランジスタのドレインと前記第３のインバータの出力ノードとの間に介挿される第４のＮチャネルトランジスタであって、各々のゲートに第２のバイアス電圧が与えられることによって前記第２の分離手段として機能する第３および第４のＮチャネルトランジスタと、
    を備え、
    前記第２のＰチャネルトランジスタのドレイン電圧に基づいて前記高電位側論理信号を出力し、前記第３のインバータの出力信号に基づいて前記低電位側論理信号を出力する
    ことを特徴とする請求項１０に記載の半導体集積回路。
12. 前記レベルシフタは、
    前記第４のＰチャネルトランジスタに並列に接続された第５のＮチャネルトランジスタおよび前記第５のＰチャネルトランジスタに並列に接続された第６のＮチャネルトランジスタであって、各々のゲートに与えられる第３のバイアス電圧によってオン／オフが切り替えられ、前記第１の分離手段によって前記高電位側論理信号の出力ノードを低電位側から分離しないときはオンとされ、逆に分離するときにはオフとされる第５および第６のＮチャネルトランジスタをさらに有する
    ことを特徴とする請求項１１に記載の半導体集積回路。
13. 前記レベルシフタは、
    所定の第４のバイアス電圧が各々のゲートに与えられることによって各々定電流源として動作する第６および第７のＰチャネルトランジスタであって、前記第２のＰチャネルトランジスタに並列に接続された第６のＰチャネルトランジスタと、
    前記第３のＰチャネルトランジスタに並列に接続された第７のＰチャネルトランジスタと、
    を有し、
    前記第２のＰチャネルトランジスタのドレイン電圧の低下を前記第６のＰチャネルトランジスタの出力電流によって補償し、前記第３のＰチャネルトランジスタのドレイン電圧の低下を前記第７のＰチャネルトランジスタの出力電流によって補償する
    ことを特徴とする請求項１１または請求項１２に記載の半導体集積回路。

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