JPH11176180A

JPH11176180A - 半導体記憶装置

Info

Publication number: JPH11176180A
Application number: JP33889097A
Authority: JP
Inventors: Toshinori Harada; 敏典原田; Shiyouji Kubono; 昌次久保埜
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】デコーダのレイアウト面積の低減を図ること
にある。【解決手段】１２２−１〜１２２−ｍは第１デコー
ダ、１２３−１〜１２３−ｍは第２デコーダである。個
々の第１デコーダにおけるウェル領域を、他の第１デコ
ーダにおけるウェル領域から独立させることで、高電圧
が印加される場合に、ウェル領域に供給される電圧を選
択的に切り換えることができ、それにより、ソース電極
側の耐圧化が不要とされ、そのようなトランジスタを使
う第１デコーダのチップ占有面積の低減を図ることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれに含まれるデコーダの改良技術に関し、例
えばフラッシュメモリに適用して有効な技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカル・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書き
込みによって情報を書き換え可能であって、ＥＰＲＯＭ
（エレクトリカル・プログラマブル・リード・オンリ・
メモリ）と同様に、そのメモリセルを１個のトランジス
タで構成することができ、メモリセルの全てを一括し
て、またはメモリセルのブロックを一括して電気的に消
去する機能を持つ。したがって、フラッシュメモリは、
システムに実装された状態でそれの記憶情報を書き換え
ることができると共に、その一括消去機能により書き換
え時間の短縮を図ることができ、さらに、チップ占有面
積の低減にも寄与する。

【０００３】

【発明が解決しようとする課題】ローアドレス（Ｘ系ア
ドレス）をデコードしてワード線選択のための信号を形
成するＸ系デコーダとして、メインデコーダ、ブロック
デコーダ、サブデコーダの３段階デコード方式を採用す
ることは、メインデコーダ、サブデコーダの２段階デコ
ード方式よりもチップレイアウト面積の縮小化を実現す
ることができる。ここで、上記３段階デコード方式の場
合、ブロックデコーダ、及びサブデコーダのＮ−ｗｅｌ
ｌ（ウェル）、ＤＰ−ｗｅｌｌは全てのブロックで共通
とされる。

【０００４】しかしながら、ワード線電圧（書き込みバ
イアス電圧、消去バイアス電圧）が高電圧になるため、
Ｘ系デコーダ回路のＭＯＳトランジスタを高耐圧用のオ
フセットＭＯＳトランジスタにする必要がある。しかし
ながら、高耐圧用のオフセットＭＯＳトランジスタを採
用すると、デコーダのレイアウト面積が増大してしま
う。

【０００５】また、次の理由により同一ワード線のワー
ド電圧切り換えに時間がかかることが本発明者によって
見いだされた。

【０００６】すなわち、メインデコーダの中で正の高電
圧／正の低電圧をｐチャンネル型ＭＯＳトランジスタで
パスさせてブロックデコーダへ信号電圧を伝えているこ
とから正の高電圧／正の低電圧のワード電圧切り換え動
作は、ｐチャンネル型ＭＯＳトランジスタの電源自体を
切り換えることで行っていた。そのため、切り換え時に
全メインデコーダの負荷も同時に切り換えられるため、
切り換えスピードが遅く、ワード線電圧の切り換えに時
間がかかる。

【０００７】本発明の目的は、デコーダのレイアウト面
積の低減を図ることにある。

【０００８】本発明の別の目的は、ワード線電圧切り換
え時間の短縮化を図ることで、書き込み時間及び消去時
間の短縮化を図ることにある。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、複数のブロックに分割されて配
置され、フラッシュメモリセルアレイのワード線を選択
的に駆動するための第１デコーダ（１２２−１〜１２２
−ｍ）と、上記第１デコーダに対応して複数配置され、
それぞれ入力されたアドレス信号に基づいて、対応する
上記第１デコーダを駆動するための第２デコーダ（１２
３−１〜１２３−ｍ）とを含む半導体記憶装置におい
て、上記第１デコーダは、第１導電型のトランジスタ
（ＭＰ１〜ＭＰｊ）と第２導電型のトランジスタ（ＭＮ
１〜ＭＮｊ）とが互いに直列接続されて、それぞれ対応
するワード線を駆動するための複数のインバータ（ＩＮ
Ｖ）を含み、個々の第１デコーダにおけるウェル領域
を、他の第１デコーダにおけるウェル領域から独立させ
て成る。

【００１１】上記した手段によれば、個々の第１デコー
ダにおけるウェル領域が、他の第１デコーダにおけるウ
ェル領域から独立されていることから、高電圧が印加さ
れる場合に、ウェル領域に供給される電圧を選択的に切
り換えることができ、このことが、ソース電極側の高耐
圧化を不要とし、そのようなトランジスタを使う第１デ
コーダのチップ占有面積の低減を達成する。

【００１２】上記第２デコーダは、上記第１デコーダの
ウェル領域の電圧を制御するように構成することができ
る。

【００１３】上記インバータを形成する第１導電型のト
ランジスタ及び第２導電型のトランジスタは、上記ワー
ド線に結合された電極を有し、上記ワード線に結合され
た電極側のみが高耐圧化されて成る。

【００１４】さらに、第１レベルの電圧と第２レベルの
電圧とを取り込んで選択的に上記第１デコーダに供給す
るためのトランジスタ（ＭＰ５５〜ＭＰ５７，ＭＮ５６
〜ＭＮ６３）が複数の第２デコーダ毎に設けられること
により、切り換えの時の負荷容量が一つの第２デコーダ
のみとなり、負荷容量が小さくなる。このことが、第２
デコーダにおける電圧レベル切り換えの高速化を達成す
る。

【００１５】そして、レイアウト面積の縮小を図るた
め、上記複数の第２デコーダ内の論理回路には、それの
動作用電源として、外部から供給された電源電圧を昇圧
して得たものを供給することで回路定数を小さくすると
よい。

【００１６】また、ワード線選択の際にホットエレクト
ロンの発生を抑えてメモリセルしきい値の変化を防ぐた
め、第２デコーダ内に、ワード線に供給される高電圧を
段階的に上昇させるための制御用トランジスタを設ける
とよい。

【００１７】

【発明の実施の形態】図２には、本発明にかかる半導体
記憶装置の一例であるフラッシュメモリを含むデータ処
理装置が示される。

【００１８】６５は、複数のフラッシュメモリチップを
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード６５は、特に制限さ
れないが、中央処理装置（ＣＰＵ）６１と共に、ランダ
ム・アクセス・メモリ（ＲＡＭ）６２やリード・オンリ
・メモリ（ＲＯＭ）６３が共通接続されるバス６６に、
インタフェース回路（Ｉ／Ｆ）６４を介して接続され
る。フラッシュメモリカード６５は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード６５には、ＣＰＵ６１で
実行可能な各種プログラムや、各種データ等が記憶され
ている。

【００１９】データ処理装置に装着された状態で、フラ
ッシュメモリカード６５はホスト装置としてのＣＰＵ６
１によってアクセスされる。ＲＯＭ６３には、ＣＰＵ６
１で実行されるプログラムが格納される。ＲＡＭ６２
は、処理対象とされるデータの一時記憶領域や、ＣＰＵ
６１での演算処理の作業領域などとして利用される。

【００２０】フラッシュメモリカード６５は、特に制限
されないが、ＪＥＩＤＡメモリカード（タイプＩ）、す
なわち、ＪＥＩＤＡメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ６５ｂとカードコントローラ６５
ａを備え、両者はローカルバス６５ｃで接続され、全体
としてカード基板に構成されている。ローカルメモリ６
５ｂは、特に制限されないが、４メガビットの記憶容量
を持つフラッシュメモリを２０個備える。上記カードコ
ントローラ６５ａは、上記ＪＥＩＤＡに適合するインタ
フェースを介してフラッシュメモリを制御する。

【００２１】図３には上記フラッシュメモリカード６５
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。

【００２２】図３に示されるフラッシュメモリ１００
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００２３】図３に示されるフラッシュメモリ１００
は、特に制限されないが、８ビットのデータ入出力ピン
ＰＩ／Ｏ０〜ＰＩ／Ｏ７、１９ビットのアドレス入力ピ
ンＰＡ０〜ＰＡ１８、さらにはフラッシュメモリセルア
レイ１３の記憶情報の消去動作及びデータ書き込み動作
の期間を示す信号Ｒ／Ｂ＊（＊はローアクティブ又は信
号反転を意味する）の外部出力専用ピン２２や、チップ
イネーブル信号ＣＥ＊の入力ピン２４、アウトプットイ
ネーブル信号ＯＥ＊の入力ピン２５、ライトイネーブル
信号ＷＥ＊の入力ピン２６などを含む。信号Ｒ／Ｂ＊、
チップイネーブル信号ＣＥ＊、アウトプットイネーブル
信号ＯＥ＊、ライトイネーブル信号ＷＥ＊は、特に制限
されないが、複数のバッファを含む制御バッファ２１を
介して入力又は外部出力可能とされる。

【００２４】フラッシュメモリセルアレイ１３は、それ
ぞれ２層ゲート構造の絶縁ゲート型電界効果トランジス
タによって構成された複数のフラッシュメモリセルをマ
トリクス配置して成る（後に詳述する）。このフラッシ
ュメモリセルアレイ１３を構成する全てのフラッシュメ
モリセルのソースは、ソース選択スイッチ９に結合され
る。

【００２５】アドレスバッファ１１は、アドレス入力ピ
ンＰＡ０〜ＰＡ１８から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチ（図示せず）などを介して、後段の
Ｘプリデコーダ１４及びＹデコーダ及びセレクタ１６に
伝達される。Ｘプリデコーダ１４の後段にはＸデコーダ
及びドライバ１２が配置され、上記アドレスバッファ１
１を介して取り込まれたアドレス信号は上記Ｘプリデコ
ーダ１４でプリデコードされた後に上記Ｘデコーダ及び
ドライバ１２でデコードされる。このＸデコーダ及びド
ライバ１２の出力信号によってワード線が駆動される。

【００２６】Ｙアドレスデコーダ及びセレクタ１６は、
入力されたＹアドレス信号をデコードし、それに基づい
て、フラッシュメモリセルアレイ１３から引き出された
複数のビット線を選択する機能を備える。このＹアドレ
スデコーダ及びセレクタ１６には、Ｙデコーダ及びセレ
クタ１６で選択されたビット線からの読出し信号を増幅
するセンスアンプを含む読出し回路１７ａや、フラッシ
ュメモリセルアレイ１３の消去動作、及び書き込み動作
を行う消去／書き込み回路１７ｂが結合される。そし
て、読出し回路１７ａや、消去／書き込み回路１７ｂ
は、外部から供給される書き込みデータ又はコマンドデ
ータなどを取り込むための入力バッファやデータの出力
バッファを含むＩ／Ｏバッファ１８に結合されている。
また、読出し回路１７ａや、消去／書き込み回路１７ｂ
は、コントローラ１９によって動作制御される。

【００２７】また、上記Ｉ／Ｏバッファ１８を介して取
込まれたコマンドデータは、コントローラ１９に供給さ
れる。コントローラ１９は、その他に外部から供給され
るチップイネーブル信号ＣＥ＊、アウトプットイネーブ
ル信号ＯＥ＊、及びライトイネーブル信号ＷＥ＊などを
受け、フラッシュメモリの読出し、消去、書き込み動
作、書き込みベリファイなどの各種内部動作を制御す
る。

【００２８】フラッシュメモリ１００では、外部から供
給された高電位側電源Ｖｃｃの他に、各種レベルの電圧
が必要とされ、それはフラッシュメモリ１００内に設け
られた内部電源回路１５によって生成される。内部電源
回路１５は、チャージポンプによって構成される昇圧回
路を含む。特に制限されないが、低電位側電源Ｖｓｓか
ら高電位側電源Ｖｃｃまでの間の電圧を形成するための
第１昇圧回路と、負電圧又は高電位側電源Ｖｃｃ以上の
電圧を発生させる第２昇圧回路とを含み、外部から高電
位側電源Ｖｃｃや低電位側電源Ｖｓｓ、及びクロック信
号ＣＬＫが与えられると、チャージポンプが動作されて
各種レベルの電圧が形成される。

【００２９】Ｘプリデコーダ１４の電源は基本的に高電
位側電源Ｖｃｃとされるが、後段のＸデコーダ及びドラ
イバ１２が、高電位側電源Ｖｃｃを昇圧回路で昇圧して
形成した内部電源ＵＣＰで動作されるようになっている
ため、Ｘプリデコーダ１４には、高電位側電源Ｖｃｃレ
ベルの信号を内部電源ＵＣＰレベルの信号に変換するた
めのレベル変換回路が設けられている。また、コントロ
ーラ１９から出力された制御信号のレベルを上記内部電
源ＵＣＰレベルの信号に変換するためのレベル変換回路
２０が設けられている。

【００３０】図４には、Ｘデコーダ及びドライバ１２及
びＹデコーダ及びセレクタ１６と、フラッシュメモリセ
ルアレイ１３との関係が示され、図５には上記フラッシ
ュメモリセルアレイ１３を形成する一つのフラッシュメ
モリセルの断面が代表的に示される。

【００３１】図４に示されるようにフラッシュメモリセ
ルアレイ１３は、特に制限されないが、複数のワード線
ｗ１，ｗ２と、それに交差するように形成された複数の
ビット線ｂ１，ｂ２と、このワード線とビット線との交
差箇所に接続されたフラッシュメモリセルＭＣとを含
む。ここで、一つのフラッシュメモリセルＭＣは、図５
に示されるように半導体基板８５上記形成されたフロー
ティングゲート８６、コントロールゲート８７、ソース
拡散領域８８、ドレイン拡散領域８９とを含む。フロー
ティングゲート８６と半導体基板８５との間の酸化膜
は、トンネル現象を利用した電子移動を可能としてい
る。コントロールゲート８７は対応するワード線ｗ１〜
ｗ４に結合され、ドレイン拡散領域８９は対応するビッ
ト線ｂ１〜ｂ４に結合され、ソース拡散領域８８はソー
ス線８に結合される。このソース線８にはソース線スイ
ッチ９が結合されて、このソーススイッチ９によりフラ
ッシュメモリセルＭＣのソース拡散領域８８に供給され
る電圧のレベルが切換えられる。

【００３２】情報の書き込み時にはドレイン拡散領域８
９に所定レベルの書き込み電圧が与えられ、コントロー
ルゲート８７には高電圧Ｖｐｐが与えられ、ソース拡散
領域８８が接地される。それによりフラッシュメモリセ
ルＭＣがオンして電流が流れ、ドレイン拡散領域８９の
近傍でアバランシェ降伏が生じて電子及びホールが発生
する。ホールは半導体基板８５を介してグランド側に流
れ、電子はチャネル方向に流れてドレイン拡散領域８９
に流れ込む。このとき一部の電子はフローティングゲー
ト８６とドレイン拡散領域８９との間の電界で加速され
てフローティングゲート８６に注入されてフラッシュメ
モリセルＭＣのしきい値電圧が上げられる。

【００３３】これに対して消去は、ドレイン拡散領域８
９をオープンにし、コントロールゲート８７を接地し、
ソース拡散領域８８に高電圧Ｖｐｐを印加して行われ
る。ソース拡散領域８８とフローティングゲート８６と
の間の電位差のためトンネル現象が生じ、フローティン
グゲート８６中の電子の引抜きが起こり、フラッシュメ
モリセルのしきい値が下がる。

【００３４】ここで、このフラッシュメモリに使用され
るＭＯＳトランジスタの構造について、図１０及び図１
１を参照しながら説明する。

【００３５】フラッシュメモリにおいては高電圧が使用
されるため、そこに使用されるＭＯＳトランジスタは高
耐圧化される。例えば、高耐圧化されていない通常のＭ
ＯＳトランジスタで高電圧をオフすると、ソース電極か
らドレイン電極側に空乏層が広がり、この空乏層の電位
勾配がソース・ゲート間で高くなるために不所望に電流
が流れてしまうからである。Ｎ^-拡散層を形成して高耐
圧化することで、上記不所望な電流の流れを阻止するこ
とができる。すなわち、図１０（ａ）に示されるよう
に、ゲート電極ＳＧと高濃度拡散層Ｎ⁺間、及び高濃度
拡散層Ｎ⁺とＬｏｃｏｓ（ロコス）間に低濃度拡散層Ｎ^-
を形成することで、高耐圧化することができる。このよ
うな高耐圧化を「オフセット（ｏｆｆｓｅｔ）」と称す
る。ドレイン電極側若しくはソース電極側のいずれか一
方に高耐圧化を施したものを「片側オフセットＭＯＳト
ランジスタ」と称し、ドレイン電極側及びソース電極側
の双方に高耐圧化を施したものを「両側オフセットＭＯ
Ｓトランジスタ」と称する。片側オフセットＭＯＳトラ
ンジスタ及び両側オフセットＭＯＳトランジスタは、そ
れぞれ図１０（ｂ），（ｄ）に示されるように表記され
る。片側オフセットＭＯＳトランジスタは、両側オフセ
ットＭＯＳトランジスタに比べて面積が小さくて済む。
本フラッシュメモリでは、可能な限りこの片側オフセッ
トＭＯＳトランジスタを使用することでデコーダのチッ
プ占有面積の低減を図っている。

【００３６】また、フラッシュメモリでは負電位を取り
扱うが、その場合に通常のｎチャンネル型ＭＯＳトラン
ジスタを使用すると、Ｐ−ｗｅｌｌが基板（Ｐ−ｓｕ
ｂ）と同電位の低電位側電源Ｖｓｓレベルとなってしま
うために、ソース電極からＰ−ｗｅｌｌ及び基板に電流
が流れてしまい、正常動作しない。そこで、図１１に示
されるように、基板Ｐ−ｓｕｂ上にＮ型拡散層ＮＩＳＯ
を形成し、さらにこのＮ型拡散層ＮＩＳＯ上にＤＰ−ｗ
ｅｌｌ（基板の直ぐ上のＰ−ｗｅｌｌと区別される）を
形成する。そして、Ｐ−ｗｅｌｌが低電位側電源Ｖｓｓ
のレベルとするとき、Ｎ型拡散層ＮＩＳＯをこのＰ−ｗ
ｅｌｌの電位以上にし、ＤＰ−ｗｅｌｌをＮ型拡散層Ｎ
ＩＳＯの電位以下とすれば、異なる電位間に電流が流れ
ることがなくなり、ＭＯＳトランジスタとして正常に動
作する。

【００３７】図１には、上記のようなＭＯＳトランジス
タを適用したＸデコーダ及びドライバ１２の詳細な構成
例が示される。

【００３８】図１に示されるようにＸデコーダ及びドラ
イバ１２は、特に制限されないが、複数のＧｊ線のうち
の１本を選択するためのＧｊデコーダ１２１、複数のサ
ブデコーダ１２２−１〜１２２−ｍと、複数のメインデ
コーダ１２３−１〜１２３−ｍを含んで成る。フラッシ
ュメモリセルアレイ１３が複数個（例えばｍ個）にブロ
ック分割されているとき、このブロック毎にサブデコー
ダ及びメインデコーダが配置される。

【００３９】サブデコーダ１２２−１〜１２２−ｍは次
のように構成される。

【００４０】複数のサブデコーダ１２２−１〜１２２−
ｍは、それぞれＰチャンネル型ＭＯＳトランジスタＭＰ
１とｎチャンネル型ＭＯＳトランジスタＭＮ１とが直列
接続されて成る複数のインバータＩＮＶを含んで成る。
Ｐチャンネル型ＭＯＳトランジスタＭＰ１のゲート電極
とｎチャンネル型ＭＯＳトランジスタＭＮ１の電極に
は、Ｇｊ線を介してＧｊデコーダ１２１の出力信号が供
給される。Ｐチャンネル型ＭＯＳトランジスタＭＰ１の
ソース電極及びＮ−ｗｅｌｌや、ｎチャンネル型ＭＯＳ
トランジスタＭＮ１のソース電極には、対応するメイン
デコーダ１２３−１からの出力電圧が供給される。複数
のインバータＩＮＶの出力信号は、フラッシュメモリセ
ルアレイ１３における対応するワード線に結合される。
一つのブロックにおけるワード線の数をｊ本とすると、
当該ブロックに対応するサブデコーダにおけるインバー
タＩＮＶの数もそれに対応してｊ個とされる。このｊ本
のワード線のうちの１本が、それに対応するインバータ
ＩＮＶの出力信号によって選択的に駆動される。

【００４１】また、各サブデコーダ１２２−１〜１２２
−ｍにおいて、ｎチャンネル型ＭＯＳトランジスタＭＮ
１のＤＰ−ｗｅｌｌ領域の外側には分離層ＮＩＳＯが形
成され、この分離層ＮＩＳＯにはＤＰ−ｗｅｌｌ領域に
印加される電圧よりも高い電圧が印加されるようになっ
ている。

【００４２】ここで、ｎチャンネル型ＭＯＳトランジス
タ領域のＤＰ−ｗｅｌｌ、及びＰチャンネル型ＭＯＳト
ランジスタ領域のＮ−ｗｅｌｌは、サブデコーダ毎に独
立しており、サブデコーダ１２２−１〜１２２−ｍ毎
に、対応するメインデコーダ１２３−１〜１２３−ｍか
ら正／負の高／低電圧が選択的に供給されるようになっ
ている。つまり、サブデコーダ１２２−１〜１２２−ｍ
毎に、ｎチャンネル型ＭＯＳトランジスタ領域のＤＰ−
ｗｅｌｌ、及びＰチャンネル型ＭＯＳトランジスタ領域
のＮ−ｗｅｌｌに供給される電圧は、メインデコーダ１
２３−１〜１２３−ｍによって制御されるようになって
いる。

【００４３】図６及び図７にはサブデコーダの動作状態
と各部にかかる電圧との関係が示される。

【００４４】サブデコーダ１２２−１が選択されて、こ
のサブデコーダ１２２−１に対応する複数のワード線の
うち１本のみに正の高電圧が供給される場合を考える
（図６参照）。

【００４５】サブデコーダ１２２−１は選択ブロックと
され、メインデコーダ１２３−１により、ｐチャンネル
型ＭＯＳトランジスタＭＰ１〜ＭＰｊのソース電極及び
Ｎ−ｗｅｌｌ領域に正の高電圧が供給され、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ１〜ＭＮｊのソース電極及
びＤＰ−ｗｅｌｌ領域は低電位側電源Ｖｓｓレベルとさ
れる。サブデコーダ１２２−ｍは非選択ブロックとさ
れ、メインデコーダ１２３−ｍにより、ｐチャンネル型
ＭＯＳトランジスタＭＰ１〜ＭＰｊのソース電極及びＮ
−ｗｅｌｌ領域、そしてｎチャンネル型ＭＯＳトランジ
スタＭＮ１〜ＭＮｊのソース電極及びＤＰ−ｗｅｌｌ領
域はいずれも低電位側電源Ｖｓｓレベルとされる。ここ
で、サブデコーダ１２２−１において、破線による○印
が付されたＭＯＳトランジスタＭＮ１，ＭＰｊのウェル
領域とドレイン電極との間に高電圧がかかる。

【００４６】また、サブデコーダ１２２−１が選択され
て、このサブデコーダ１２２−１に対応する複数のワー
ド線のうち１本のみに負の高電圧が供給される場合を考
える（図７参照）。

【００４７】サブデコーダ１２２−１は選択ブロックと
され、メインデコーダ１２３−１により、ｐチャンネル
型ＭＯＳトランジスタＭＰ１〜ＭＰｊのソース電極及び
Ｎ−ｗｅｌｌ領域は低電位側電源Ｖｓｓレベルとされ、
ｎチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮｊのソ
ース電極及びＤＰ−ｗｅｌｌ領域には、メインデコーダ
１２３−１により、負の高電圧が供給される。サブデコ
ーダ１２２−ｍは非選択ブロックとされ、メインデコー
ダ１２３−ｍにより、ｐチャンネル型ＭＯＳトランジス
タＭＰ１〜ＭＰｊのソース電極及びＮ−ｗｅｌｌ領域、
そしてｎチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮ
ｊのソース電極及びＤＰ−ｗｅｌｌ領域はいずれも低電
位側電源Ｖｓｓレベルとされる。ここで、サブデコーダ
１２２−１において、破線による○印が付されたＭＯＳ
トランジスタＭＮ１，ＭＰｊのウェル領域とドレイン電
極との間に高電圧がかかる。

【００４８】このように、選択ブロックにおいて、ＭＯ
Ｓトランジスタのウェル領域とワード線側とのドレイン
電極との間に高電圧がかかる。しかしながら、選択ブロ
ック、非選択ブロックにかかわらず、ウェル領域とソー
ス電極との間には高電圧は印加されない。従って、サブ
デコーダ１２２−１〜１２２−ｍにおいて、高耐圧化す
るのはＭＯＳトランジスタのウェル領域とドレイン電極
との間のみで良く、ウェル領域とソース電極との間の高
耐圧化は不要である。

【００４９】ウェル領域とドレイン電極との間、及びウ
ェル領域とソース電極との間のそれぞれについて高耐圧
化すると、その分、ＭＯＳトランジスタのサイズが大き
くなってしまうが、ウェル領域とソース電極との間の高
耐圧化を省略して標準的な構成にすると、その分、ＭＯ
Ｓトランジスタのサイズを小さくすることができ（図１
０（ａ），（ｃ）参照）、そのようなＭＯＳトランジス
タを使用することにより、サブデコーダ１２２−１〜１
２２−ｍのレイアウト面積の低減を図ることができる。

【００５０】図８にはＧｊデコーダ１２１の構成例が示
される。

【００５１】図８において、ドレイン電極及びソース電
極の双方に高電圧がかかる箇所には両側オフセットＭＯ
Ｓトランジスタが適用され、高電圧の印加がドレイン電
極及びソース電極のいずれか一方のみである場合には、
片側オフセットＭＯＳトランジスタが適用される。

【００５２】Ｇｊ線は１２８本あるものとすると、図８
に示される回路は、このＧｊ線の数に対応して１２８個
形成される。

【００５３】プリデコードされたアドレス信号ＡＸ０Ｑ
（Ｑ＝０−７）、ＡＸ３Ｐ（Ｐ＝０〜３）、ＡＸ５Ｓ
（Ｓ＝０〜３）が入力されるようになっており、それを
デコードすることにより、１２８本のＳｊ線のうちの１
本を選択するようになっている。

【００５４】プリデコードされたアドレス信号ＡＸ０Ｑ
（Ｑ＝０−７）、ＡＸ３Ｐ（Ｐ＝０〜３）、ＡＸ５Ｓ
（Ｓ＝０〜３）がナンドゲート７１に入力されることで
それらのナンド論理がとられる。ナンドゲート７１の後
段にはインバータ７２が配置される。ｎチャンネル型Ｍ
ＯＳトランジスタＭＮ２１とｐチャンネル型ＭＯＳトラ
ンジスタＭＰ２１とが並列接続されてトランスファＭＯ
Ｓが形成され、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ２２とｐチャンネル型ＭＯＳトランジスタＭＰ２２
とが並列接続されてトランスファＭＯＳが形成される。
入力されるＧｊデコーダ全反転信号ＸＡＬＳＧＪＢｉ
（ｉ＝０−３）の論理に従って上記二つのトランスファ
ＭＯＳの相補動作が制御されることによって、上記ナン
ドゲート７１の出力信号、又はそれをインバータ７２で
反転したものが後段回路に伝達されるようになってい
る。ここで、上記ナンドゲート７１及びインバータ７２
には、それらの動作電源として、外部から入力される高
電位側電源Ｖｃｃを昇圧回路で昇圧して形成した内部電
源ＵＣＰ（＝７Ｖ）が供給される。また、ｐチャンネル
型ＭＯＳトランジスタＭＰ２１，ＭＰ２２のＮ−ｗｅｌ
ｌ領域には上記内部電源ＵＣＰが供給され、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のＰウェル
領域はグランド（低電位側電源Ｖｓｓ）レベルとされ
る。

【００５５】ｐチャンネル型ＭＯＳトランジスタＭＰ２
３，ＭＰ２４、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ２４，ＭＮ２５が直列接続され、また、ｐチャンネ
ル型ＭＯＳトランジスタＭＰ２５，ＭＰ２６、及びｎチ
ャンネル型ＭＯＳトランジスタＭＮ２７，ＭＮ２８が直
列接続されて、それらが結合されることで電源変換回路
が形成される。ｎチャンネル型ＭＯＳトランジスタＭＮ
２５，２８のソース電極はグランド（低電位側電源Ｖｓ
ｓ）レベルとされる。ｐチャンネル型ＭＯＳトランジス
タＭＰ２３，ＭＰ２５のソース電極には電源ＵＥＷＸが
印加される。この電源ＵＥＷＸは、通常は７Ｖである
が、消去時には電源系により正の高電圧（＝１６Ｖ）と
される。電源ＵＥＷ＝１０Ｖ以上のとき、ｐチャンネル
型ＭＯＳトランジスタの耐圧を緩和するための信号ＸＢ
ＶＣＰが、ｎチャンネル型ＭＯＳトランジスタＭＮ２
３，ＭＮ２６，ｐチャンネル型ＭＯＳトランジスタＭＰ
２４，ＭＰ２６，ＭＰ２８の各ゲート電極に入力される
ようになっている。この緩和信号ＸＢＶＣＰは通常はＶ
ｓｓであるが、消去時に電源ＵＥＷＸが１６Ｖの高電圧
（例えばＶＣＰ）に上げられるときに、同時に上げられ
ることでｐチャンネル型ＭＯＳトランジスタの耐圧緩和
が図られる。ｎチャンネル型ＭＯＳトランジスタＮＭ２
１，ｐチャンネル型ＭＯＳトランジスタＭＰ２１、及び
ｎチャンネル型ＭＯＳトランジスタＭＮ２２，ｐチャン
ネル型ＭＯＳトランジスタＭＰ２２の出力信号は、ｎチ
ャンネル型ＭＯＳトランジスタＭＮ２５のゲート電極、
及びｐチャンネル型ＭＯＳトランジスタＭＰ３２のゲー
ト電極に伝達され、そしてインバータ７５により反転さ
れてからｎチャンネル型ＭＯＳトランジスタＭＮ２８の
ゲート電極、ｐチャンネル型ＭＯＳトランジスタＭＰ３
４のゲート電極、及びナンドゲート７３の一方の入力端
子に伝達される。

【００５６】上記ナンドゲート７３の他方の入力端子に
はデコーダコントロール信号ＸＷＣ１が入力され、上記
インバータ７５の出力信号とのナンド論理がとられるよ
うになっている。ナンドゲート７３の出力信号は後段の
電圧変換回路に伝達される。すなわち、ｎチャンネル型
ＭＯＳトランジスタＭＮ３０のゲート電極に伝達され、
また、後段のインバータ７４を介してｎチャンネル型Ｍ
ＯＳトランジスタＭＮ２９のゲート電極に伝達される。
ｎチャンネル型ＭＯＳトランジスタＭＮ２９のドレイン
電極は、ｐチャンネル型ＭＯＳトランジスタＭＰ３０の
ゲート電極に結合されるとともに、ｐチャンネル型ＭＯ
ＳトランジスタＭＰ２９を介して電源ＵＥＷＸに結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＭＮ３０のド
レイン電極はｐチャンネル型ＭＯＳトランジスタＭＰ２
９のゲート電極に結合されるとともに、ｐチャンネル型
ＭＯＳトランジスタＭＰ３０を介して電源ＵＥＷＸに結
合される。ｐチャンネル型ＭＯＳトランジスタＭＰ３１
とｎチャンネル型ＭＯＳトランジスタＭＮ３１とが直列
接続される。ｐチャンネル型ＭＯＳトランジスタＭＰ３
１のソース電極は電源ＵＥＷＸに結合され、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ３１のソース電極は電源Ｕ
ＳＷに結合される。電源ＵＳＷは正の低電圧とされる。

【００５７】ｐチャンネル型ＭＯＳトランジスタＭＰ３
２のドレイン電極はｐチャンネル型ＭＯＳトランジスタ
ＭＰ３３を介してｎチャンネル型ＭＯＳトランジスタＭ
Ｎ３３のドレイン電極に結合される。また、ｐチャンネ
ル型ＭＯＳトランジスタＭＰ３４のドレイン電極はｐチ
ャンネル型ＭＯＳトランジスタＭＰ３５を介してｎチャ
ンネル型ＭＯＳトランジスタＭＮ３５のドレイン電極に
結合される。インバータ７５、ｐチャンネル型ＭＯＳト
ランジスタＭＰ３２，ＭＰ３４には電源電圧として高電
位側電源Ｖｃｃよりも高いレベルであるＵＣＰが供給さ
れる。

【００５８】電源ＵＮＮ１が−４Ｖ〜−１４．５Ｖのと
きのｐチャンネル型ＭＯＳトランジスタの耐圧を緩和す
るための信号ＸＢＶＣＮが、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ３２のドレイン電極、ｎチャンネル型ＭＯ
ＳトランジスタＭＮ３３のゲート電極、ｎチャンネル型
ＭＯＳトランジスタＭＮ３５のゲート電極、ｎチャンネ
ル型ＭＯＳトランジスタ３７のドレイン電極、ｎチャン
ネル型ＭＯＳトランジスタＭＮ３８のゲート電極、及び
ｎチャンネル型ＭＯＳトランジスタＭＮ４０のドレイン
電極に入力されるようになっている。ｎチャンネル型Ｍ
ＯＳトランジスタＭＮ３３に直列接続されるｎチャンネ
ル型ＭＯＳトランジスタＭＮ３４のソース電極や、ｎチ
ャンネル型ＭＯＳトランジスタＭＮ３５に直列接続され
るｎチャンネル型ＭＯＳトランジスタＭＮ３６のソース
電極、さらにはｎチャンネル型ＭＯＳトランジスタＭＮ
３８に直列接続されるｎチャンネル型ＭＯＳトランジス
タＭＮ３９のソース電極には、電源ＵＮＮ１が供給され
る。この電源ＵＮＮ１は、通常は低電位側電源Ｖｓｓに
等しいが、書き込みの際には負の高電圧−１３Ｖとされ
る。上記緩和信号ＸＢＶＣＮは、通常はＵＣＰ（＝７
Ｖ）であるが、書き込み時に電源ＵＮＮ１が負の高電圧
−１３Ｖに低下されるときに、同時に低下されること
で、ｐチャンネル型ＭＯＳトランジスタの耐圧緩和が図
られる（例えばＶｓｓ）。

【００５９】上記ｎチャンネル型ＭＯＳトランジスタＭ
Ｎ３２〜ＭＮ４０のＤＰ−ｗｅｌｌの外側には分離層Ｎ
ＩＳＯが形成され、この分離層ＮＩＳＯにはＤＰ−ｗｅ
ｌｌ領域に印加される電圧よりも高い電圧（ＵＣＰ）が
印加されるようになっている（図１１参照）。また、イ
ンバータやナンドゲートなどの動作用電源も、高電位側
電源電圧Ｖｃｃではなく、それよりも高い電圧（ＵＣ
Ｐ）とされる。

【００６０】図９にはメインデコーダ１２３−１〜１２
３−ｍについての構成例が示される。

【００６１】このメインデコーダ１２３−１〜１２３−
ｍにおいても、ドレイン電極及びソース電極の双方に高
電圧がかかる箇所には両側オフセットＭＯＳトランジス
タが適用され、高電圧の印加がドレイン電極及びソース
電極のいずれか一方のみである場合には、片側オフセッ
トＭＯＳトランジスタが適用される。

【００６２】メインデコーダ１２３−１〜１２３−ｍ
は、プリデコードされたアドレス信号ＡＸ７Ｌ（Ｌ＝０
〜７）、ＡＸ１０Ｋ（Ｋ＝０〜７）、及びＡＸ１３Ｈ
（Ｈ＝０〜１）に基づいて、サブデコーダ１２２−１〜
１２２−ｍにおけるｐチャンネル型ＭＯＳトランジスタ
のＮ−ｗｅｌｌ領域に供給される電圧ＵＢｍＰ（ｍ＝０
〜１２７）、及びｐチャンネル型ＭＯＳトランジスタの
ソース電極に供給される電圧ＳｍＰ（ｍ＝０〜１２７）
を生成するための第１回路９１と、上記アドレス信号に
基づいて、サブデコーダ１２２−１〜１２２−ｍにおけ
るｎチャンネル型ＭＯＳトランジスタのＤＰ−ｗｅｌｌ
領域に供給される電圧ＵＢｍＮ（ｍ＝０〜１２７）、及
びｎチャンネル型ＭＯＳトランジスタのソース電極に供
給される電圧ＳｍＮ（ｍ＝０〜１２７）を生成するため
の第２回路９２とを含む。

【００６３】上記第１回路９１は次のように構成され
る。

【００６４】アドレス信号ＡＸ７Ｌ（Ｌ＝０〜７）、Ａ
Ｘ１０Ｋ（Ｋ＝０〜７）、及びＡＸ１３Ｈ（Ｈ＝０〜
１）のナンド論理を得るためのナンドゲート８４が設け
られ、その後段にナンドゲート８４の出力信号を反転す
るためのインバータ８５が設けられる。

【００６５】Ｐチャンネル型ＭＯＳトランジスタＭＰ５
５，ＭＰ５６，ＭＰ５７、及びｎチャンネル型ＭＯＳト
ランジスタＭＮ５６，ＭＮ５７が直列接続され、また、
ｎチャンネル型ＭＯＳトランジスタＭＮ５８，ＭＮ５９
が直列接続されることで、サブデコーダ１２２−１〜１
２２−ｍにおけるｐチャンネル型ＭＯＳトランジスタの
Ｎ−ｗｅｌｌ領域に供給される電圧ＵＢｍＰ（ｍ＝０〜
１２７）、及びｐチャンネル型ＭＯＳトランジスタのソ
ース電極に供給される電圧ＳｍＰ（ｍ＝０〜１２７）を
出力するためのドライバ部が形成される。

【００６６】上記Ｐチャンネル型ＭＯＳトランジスタＭ
Ｐ５５〜ＭＰ５７を駆動するためにＰチャンネル型ＭＯ
ＳトランジスタＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５
４，ｎチャンネル型ＭＯＳトランジスタＭＮ５１，ＭＮ
５３，ＭＮ５４，ＭＮ５５が結合されて成る電圧変換回
路が設けられる。ナンドゲート８１により、消去中を示
す信号ＸＥＢＣとデコーダ制御信号ＸＷＣ２Ｕ／Ｄ及び
上記インバータ８５の出力信号とのナンド論理が求めら
れ、その出力信号によって、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ５３，ＭＮ５７，ＭＮ５９が制御され、ま
た、インバータ９０の反転出力信号によってｎチャンネ
ル型ＭＯＳトランジスタＭＮ５５が制御されるようにな
っている。インバータ８５の出力信号とデコーダ制御信
号ＸＷＣ２Ｕ／Ｄとのナンド論理を求めるナンドゲート
８２の出力信号によってｎチャンネル型ＭＯＳトランジ
スタＭＮ６１が制御され、また、インバータ８３の反転
出力信号によってｎチャンネル型ＭＯＳトランジスタＭ
Ｎ６０が制御される。ナンドゲート８４の出力信号によ
って駆動されるｎチャンネル型ＭＯＳトランジスタＭＮ
６３と、インバータ８５の出力信号によって駆動される
ｎチャンネル型ＭＯＳトランジスタＭＮ６２とが直列接
続される。この直列接続箇所はｎチャンネル型ＭＯＳト
ランジスタＭＮ５９のソース電極に結合される。

【００６７】ｐチャンネル型ＭＯＳトランジスタＭＰ５
１，ＭＰ５３，ＭＰ５５には電源ＵＥＷＸが供給され
る。また、ナンドゲート８１，８２、インバータ９０、
８３にはＵＣＰが供給され、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ６０のドレイン電極にはＵＳＷが供給され
る。

【００６８】図１に示されるサブデコーダ１２２−１〜
１２２−ｍにおけるｎチャンネル型ＭＯＳトランジスタ
のＤＰ−ｗｅｌｌ領域に供給される電圧ＵＢｍＮ（ｍ＝
０〜１２７）、及びｎチャンネル型ＭＯＳトランジスタ
のソース電極に供給される電圧ＳｍＮ（ｍ＝０〜１２
７）を生成するための第２回路９２は、次のように構成
される。

【００６９】ｎチャンネル型ＭＯＳトランジスタＭＮ７
１，ＭＮ７２，ＭＮ７３，ＭＮ７４，ＭＮ７５が直列接
続され、また、ｎチャンネル型ＭＯＳトランジスタＭＮ
７６，ＭＮ７７が直列接続されて、電圧ＵＢｍＮ（ｍ＝
０〜１２７）及び電圧ＳｍＮ（ｍ＝０〜１２７）を出力
するためのドライバ部が形成される。また、ｎチャンネ
ル型ＭＯＳトランジスタＭＮ７１のドレイン電極に供給
される電圧をＵＳＷとグランドレベル（Ｖｓｓ）とに切
り換えるため、上記インバータ８５の出力信号とＸＷＣ
４とのナンド論理を得るナンドゲート８９、及びそのナ
ンド出力によって駆動されるｐチャンネル型ＭＯＳトラ
ンジスタＭＰ５８及びｎチャンネル型ＭＯＳトランジス
タＭＮ７８が設けられる。

【００７０】ｐチャンネル型ＭＯＳトランジスタＭＰ５
９，ＭＰ６０、及びｎチャンネル型ＭＯＳトランジスタ
ＭＮ６６，ＭＮ６９が直列接続され、さらにｐチャンネ
ル型ＭＯＳトランジスタＭＰ６１，ＭＰ６２、及びｎチ
ャンネル型ＭＯＳトランジスタＭＮ６４，ＭＮ６７，Ｍ
Ｎ７０が直列接続され、それらが結合されるとともに、
ｎチャンネル型ＭＯＳトランジスタＭＮ６５，ＭＮ６８
が結合されることにより、入力信号に基づいて上記ドラ
イバ部を駆動するための信号を形成する電圧変換回路が
形成される。

【００７１】インバータ８５の出力信号と、ＸＷＣ４、
ＸＷＣ２Ｕ／Ｄのナンド論理を得るためのナンドゲート
８６が設けられ、このナンドゲート８６の出力信号に基
づいてｐチャンネル型ＭＯＳトランジスタＭＰ５９，Ｍ
Ｐ６１を相補的に駆動するためのインバータ８８が設け
られている。上記インバータ８５の出力信号とＸＷＣ３
とのナンド論理を得るためのナンドゲート８７が設けら
れ、このナンドゲート８７の出力信号によってｎチャン
ネル型ＭＯＳトランジスタＭＮ６４，ＭＮ７１，ＭＮ７
６が駆動されるようになっている。

【００７２】ｐチャンネル型ＭＯＳトランジスタＭＰ５
８のソース電極には電源ＵＳＷが供給される。ナンドゲ
ート８９、インバータ８８、ナンドゲート８６，８７、
ｐチャンネル型ＭＯＳトランジスタＭＰ５９，ＭＰ６１
のソース電極、そして、ｎチャンネル型ＭＯＳトランジ
スタＭＮ６４〜ＭＮ７７のＮ型拡散層ＮＩＳＯ（破線で
示される）には、内部電源ＵＣＰ＝７Ｖが供給される
（図１１参照）。ｎチャンネル型ＭＯＳトランジスタの
ソース電極や、ｎチャンネル型ＭＯＳトランジスタＭＮ
６５，ＭＮ６８，ＭＮ６９，ＭＮ７０，ＭＮ７４，ＭＮ
７５のＤＰ−ｗｅｌｌには電源ＵＮＮ２が供給される。
電源ＵＮＮ２は、通常は低電位側電源Ｖｓｓ、書き込み
の際に負の高電圧−１３Ｖになる。

【００７３】図１２には、上記フラッシュメモリの各モ
ード（通常モード、読み出しモード、書き込みモード、
書き込み終了判定モード、消去モード、消去終了判定モ
ード）と各電源の電圧値との関係が示される。各モード
により、また、複数のブロックに分けられたデコーダが
選択状態にあるか非選択状態にあるかによって、図１２
に示されるような所定レベルの電圧が各部に供給され
る。

【００７４】上記した例によれば、以下の作用効果を得
ることができる。

【００７５】（１）サブデコーダ１２２−１〜１２２−
ｍのレイアウト面積の低減を図ることができる。すなわ
ち、サブデコーダ１２２−１〜１２２−ｍにおいて、Ｄ
Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌを各ブロック毎に独立させ
ることで、このＤＰ−ｗｅｌｌ、Ｎ−ｗｅｌｌに供給さ
れる電圧を切り換えることが可能になり、図１に示され
るように、サブデコーダ１２２−１〜１２２−ｍを構成
するＭＯＳトランジスタとして片側オフセットＭＯＳト
ランジスタを適用することができ、このことは、ＤＰ−
ｗｅｌｌ、Ｎ−ｗｅｌｌをそれぞれブロックで共通化し
た場合には印加される電圧との関係で両側オフセットＭ
ＯＳトランジスタを使用しなければならないから、その
場合に比べてＭＯＳトランジスタ１個当たりのレイアウ
ト面積を低減することができ、サブデコーダ１２２−１
〜１２２−ｍのチップ占有面積の低減、さらにはＸデコ
ーダ及びドライバ１２のチップ占有面積の低減を図るこ
とができる。

【００７６】（２）書き込みバイアス電圧（負の高電
圧）と書き込みベリファイ電圧（正の低電圧）との高速
切り換えが可能となる。また、消去バイアス電圧（正の
高電圧）と消去ベリファイ電圧（正の低電圧）との高速
切り換えが可能になる。例えば、図９において、ｐチャ
ンネル型ＭＯＳトランジスタＭＰ５５などにメインデコ
ーダの外部から供給される電源それ自体の電圧レベルを
当該メインデコーダの外部に配置された電源回路等で切
り換える場合には、当該電源回路等から見ると、全ての
メインデコーダにおけるｐチャンネル型ＭＯＳトランジ
スタのＮ−ｗｅｌｌ負荷容量の電圧を同時に変えること
になるため、電圧レベル切り換えに時間がかかるが、例
えば消去ベリファイ電圧（正の低電圧）をｎチャンネル
型ＭＯＳトランジスタで伝えることを可能にするため、
メインデコーダ内を電圧Ｖｃｃではなく、それを内部で
昇圧した電圧ＵＣＰで動作させ、ｐチャンネル型ＭＯＳ
トランジスタＭＰ５５，ＭＰ５６，ＭＰ５７、及びｎチ
ャンネル型ＭＯＳトランジスタＭＮ５６，ＭＮ５７，Ｍ
Ｎ５８，ＭＮ５９，ＭＮ６０，ＭＮ６１，ＭＮ６２，Ｍ
Ｎ６３のオンオフ動作による電圧選択によってメインデ
コーダの出力電圧の切り換えを行う方式は、切り換え時
の負荷容量が一つのメインデコーダブロックのみとなり
負荷容量が少ないから、その分、電圧レベル切り換え動
作の高速化を図ることができる。

【００７７】（３）メインデコーダ１２３−１〜１２３
−ｍ内の論理回路を高電位側電源Ｖｃｃではなく、それ
よりも高いレベルの内部電源電圧（ＵＣＰ）で動作させ
ることで、正の高電圧と負の高電圧の電圧変換回路の入
力が内部電源電圧となるようにしている。つまり、電圧
変換回路において、高電位側電源Ｖｃｃ／低電位側電源
Ｖｓｓを正の高電圧／低電位側電源Ｖｓｓに変換する場
合、高電位側電源Ｖｃｃ／低電位側電源Ｖｓｓが入力さ
れるゲート電極を有するｎチャンネル型ＭＯＳトランジ
スタの定数は、正の高電圧／低電位側電源Ｖｓｓが供給
されるゲート電極を有するｐチャンネル型ＭＯＳトラン
ジスタの定数よりも、数倍から十倍にしなければ回路が
動作しないのに対して、上記のように高電位側電源電圧
Ｖｃｃよりも高い電圧を論理回路へ供給するようにすれ
ば、ｎチャンネル型ＭＯＳトランジスタの定数がｐチャ
ンネル型ＭＯＳトランジスタの２倍程度でも正常に動作
する。そのようにＭＯＳトランジスタの定数を小さくす
ることで、レイアウト面積の縮小化を図ることができ
る。尚、内部電源電圧（ＵＣＰ）は、読み出し電圧をｎ
チャンネル型ＭＯＳトランジスタでパス可能なレベル以
上とすれば良く、それは内部昇圧回路で容易に生成され
る。

【００７８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００７９】例えば、ワード線に正の高電圧を与える際
に、当該高電圧のレベルを段階的に上昇させるようにす
るとよい。すなわち、図１４（ａ）に示されるように、
ワード線の電位をそれまでの低電位側電源Ｖｓｓから急
激に正の高電圧にまで変化させると、メモリセルがオン
され、ソースに電圧が与えられていれば一瞬大電流が流
れ、ホットエレクトロンによりメモリセルのしきい値Ｖ
ｔｈが変化するおそれがある。それを回避するため、図
１４（ｂ）に示されるように、ワード線の電位を段階的
に上昇させて最終的に正の高電圧が供給されるようにす
る。それを実現するには、メインデコーダ１２３−１〜
１２３−ｍにおける第１回路９１を、図１３に示される
ように構成するとよい。

【００８０】図１３に示される第１回路９１が、図９に
示されるのと大きく異なるのは、破線で囲まれた制御回
路９６，９７，９８を設けた点である。

【００８１】制御回路９６は、ｎチャンネル型ＭＯＳト
ランジスタＭＮ８１を含んで成る。ｎチャンネル型ＭＯ
Ｓトランジスタ８１のドレイン電極には、１０Ｖ程度の
内部電源電圧が供給され、ソース電極は、電圧ＵＢｍＰ
（ｍ＝０〜１２７）の出力ラインに結合され、ゲート電
極には、制御回路９８の出力信号ＳＳＴｍが入力され
る。また、制御回路９７は、ｎチャンネル型ＭＯＳトラ
ンジスタＭＮ５７とＭＮ６１との間に設けられたｎチャ
ンネル型ＭＯＳトランジスタ８２、及びｎチャンネル型
ＭＯＳトランジスタＭＮ５７とＭＮ６１との間に設けら
れたｎチャンネル型ＭＯＳトランジスタ８３を含んで成
る。さらに、制御回路９８は、ナンドゲート９３、それ
の後段に配置されたインバータ９４、及び上記ナンドゲ
ート９３とインバータ９４の出力信号をレベルシフトす
るために設けられたレベルシフト回路とを含んで成る。
このレベルシフト回路はｐチャンネル型ＭＯＳトランジ
スタＭＰ７１，ＭＰ７２、ｎチャンネル型ＭＯＳトラン
ジスタＭＮ８４，ＭＮ８５とが結合されて成り、その出
力信号ＳＳＴｍが制御回路９６内のｎチャンネル型ＭＯ
ＳトランジスタＭＮ８１のゲート電極に伝達される。ｐ
チャンネル型ＭＯＳトランジスタＭＰ７１，７２のソー
ス電極には電圧ＵＳＴが供給される。上記ナンドゲート
９３では、インバータ８５の出力信号と信号ＸＳＴＴと
のナンド論理が求められ、その出力信号がｎチャンネル
型ＭＯＳトランジスタＭＮ８５のゲート電極に、また、
上記インバータ９４を介してｎチャンネル型ＭＯＳトラ
ンジスタＭＮ８４のゲート電極に伝達される。ナンドゲ
ート９３及びインバータ９４の電源電圧はＵＣＰとされ
る。

【００８２】上記の構成において、ＵＢｍＰ＝ＳｍＰ＝
Ｖｓｓの状態から、ＸＷＣ２Ｕ／Ｄを、低電位側電源Ｖ
ｓｓから内部電圧ＵＣＰにし、図中で示される経路に
て、出力電圧ＵＢｍＰ及びＳｍＰを、共にＵＳＷ（正の
低電圧）とする。

【００８３】次に、ＸＳＴＴを低電位側電源Ｖｓｓから
ＵＣＰにし、ＸＳＴＢをＵＣＰから低電位側電源Ｖｓｓ
にしてＳＳＴｍ信号をＵＳＴ電圧値として、図中で示
される経路により、出力電圧ＵＢｍＰ及びＳｍＰを（Ｕ
ＳＴ−Ｖｔｈ）にする。ここで、ＵＳＴは約１０Ｖ程度
であるから、（ＵＳＴ−Ｖｔｈ）は９Ｖ位である。

【００８４】そして、最後にＸＥＢＣを低電位側電源Ｖ
ｓｓからＵＣＰにし、図中に示される経路により、出
力電圧ＵＢｍＰ及びＳｍＰをＵＥＷＸ（正の高電圧）に
する。このようにすることで、ワード線の電圧は、図１
４（ｂ）に示されるように段階的に上昇され、ホットエ
レクトロンの発生が抑えられる。

【００８５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＥＥＰＲＯＭに適用
することができる。

【００８６】本発明は、少なくともデコーダが階層構造
になっていることを条件に適用することができる。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８８】すなわち、個々の第１デコーダにおけるウ
ェル領域が、他の第１デコーダにおけるウェル領域から
独立されているので、高電圧が印加される場合に、ウェ
ル領域に供給される電圧を選択的に切り換えることがで
き、それにより、ソース電極側の耐圧化が不要とされ、
そのようなトランジスタが適用される第１デコーダのチ
ップ占有面積の低減化が図られ、それを含むＸデコーダ
及びドライバのチップ占有面積の低減を図ることができ
る。

【００８９】また、第１レベルの電圧と第２レベルの電
圧とを取り込んで選択的に上記第１デコーダに供給する
ためのトランジスタが複数の第２デコーダ毎に設けられ
ることにより、切り換えの時の負荷容量が一つの第２デ
コーダのみとなり、負荷容量が小さくなるから、第２デ
コーダにおける電圧レベル切り換えの高速化を図ること
ができる。それにより、書き込み時間及び消去時間の短
縮化を図ることができる。

【００９０】そして、上記複数の第２デコーダ内の論理
回路には、それの動作用電源として、外部から供給され
た電源電圧を昇圧して得たものを供給することで回路定
数を小さくすることができ、それによりレイアウト面積
の縮小を図ることができる。

【００９１】また、第２デコーダ内に、ワード線に供給
される高電圧を段階的に上昇させるための制御用トラン
ジスタを設けることにより、ワード線選択の際にホット
エレクトロンの発生を抑えてメモリセルしきい値の変化
を防ぐことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一例であるフラ
ッシュメモリの主要部構成例回路図である。

【図２】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。

【図３】上記フラッシュメモリの全体的な構成例ブロッ
ク図である。

【図４】上記フラッシュメモリの主要部の構成例ブロッ
ク図である。

【図５】上記フラッシュメモリに含まれるフラッシュメ
モリセルの説明図である。

【図６】上記フラッシュメモリ内のサブデコーダの動作
状態と各部にかかる電圧とを説明するための回路図であ
る。

【図７】上記フラッシュメモリ内のサブデコーダの動作
状態と各部にかかる電圧とを説明するための回路図であ
る。

【図８】上記フラッシュメモリにおけるＧｊデコーダの
回路図である。

【図９】上記フラッシュメモリにおけるメインデコーダ
の回路図である。

【図１０】上記フラッシュメモリに適用されるオフセッ
トＭＯＳトランジスタの断面図及び記号説明図である。

【図１１】上記フラッシュメモリに適用されるＭＯＳト
ランジスタの断面図である。

【図１２】上記フラッシュメモリの各モードと各電源の
電圧値との関係説明図である。

【図１３】上記フラッシュメモリにおけるメインデコー
ダの別の構成例回路図である。

【図１４】ワード線への高電圧印加を説明するための特
性図である。

【符号の説明】

１１アドレスバッファ１２Ｘデコーダ及びドライバ１３フラッシュメモリセルアレイ１６Ｙデコーダ及びセレクタ１７ａ読出し回路１７ｂ消去／書き込み回路１８Ｉ／Ｏバッファ１９コントローラ２１制御バッファ１２１Ｇｊデコーダ１２２−１〜１２２−ｍサブデコーダ１２３−１〜１２３−ｍメインデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保埜昌次東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のブロックに分割されて配置され、
フラッシュメモリセルアレイのワード線を選択的に駆動
するための第１デコーダと、上記第１デコーダに対応して複数配置され、それぞれ入
力されたアドレス信号に基づいて、対応する上記第１デ
コーダに電圧供給を行うための第２デコーダとを含む半
導体記憶装置において、上記第１デコーダは、第１導電型のトランジスタと第２
導電型のトランジスタとが互いに直列接続されて、それ
ぞれ対応するワード線を駆動するための複数のインバー
タを含み、個々の第１デコーダにおけるウェル領域が、
他の第１デコーダにおけるウェル領域から独立されて成
ることを特徴とする半導体記憶装置。
【請求項２】上記第２デコーダは、入力されたアドレ
ス信号に対応する上記第１デコーダにおけるウェル領域
の電圧を制御する回路を含む請求項１記載の半導体記憶
装置。
【請求項３】上記インバータを形成する第１導電型の
トランジスタ及び第２導電型のトランジスタは、上記ワ
ード線に結合された電極を有し、上記ワード線に結合さ
れた電極側のみが高耐圧化されて成る請求項１又は２記
載の半導体記憶装置。
【請求項４】上記複数の第２デコーダはそれぞれ第１
レベルの電圧と第２レベルの電圧とを取り込んで選択的
に上記第１デコーダに供給するためのトランジスタを含
む請求項１乃至３のいずれか１項記載の半導体記憶装
置。
【請求項５】上記複数の第２デコーダ内の論理回路に
は、それの動作用電源として、外部から供給された電源
電圧を昇圧して得たものが供給される請求項１乃至４の
いずれか１項記載の半導体記憶装置。
【請求項６】上記第２デコーダは、ワード線に供給さ
れる高電圧を段階的に上昇させるための制御用トランジ
スタを含む請求項１乃至５のいずれか１項記載の半導体
記憶装置。