JPH09213913A - 半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的は、消去動作により、しきい値
電圧が負になっても正常書込みを可能とするための技術
を提供することにある。 【解決手段】 消去時以外の動作モードにおいて基板電
位切換部２４によりメモリセルアレイ１０の基板に負電
位を供給することによって、過剰消去にかかるセルのし
きい値を負から正に変更する。それにより、過消去が生
じたのにもかかわらず、そのような過剰消去が起らなか
った場合と等価な状態として、データ書込み、及びデー
タ読出しの正常化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはフローティングゲートを備えたメモリセルが複
数配列されて成るメモリセルアレイを含み、高電位側電
源、及び低電位側電源を動作電源として、上記メモリセ
ルアレイの電気的な消去及び書込みによって記憶情報の
書換えを可能とするフラッシュメモリに関し、例えば携
帯用パーソナルコンピュータシステムに適用して有効な
技術に関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書換え可能であって、ＥＰＲＯＭ（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）と同様に、そのメモリセルを１個のトランジスタで
構成することができ、メモリセルの全てを一括して、ま
たはメモリセルのブロックを一括して電気的に消去する
機能を持つ。したがって、フラッシュメモリは、システ
ムに実装された状態でそれの記憶情報を書換えることが
できると共に、その一括消去機能により書換え時間の短
縮を図ることができ、さらに、チップ占有面積の低減に
も寄与する。

【０００３】

【発明が解決しようとする課題】フラッシュメモリのメ
モリセルは、フローティングゲートとコントロールゲー
トの２層構造を持ち、ＥＰＲＯＭとほぼ同じ１トランジ
スタ型セルとされる。書込みは、ＥＰＲＯＭと同様にコ
ントロールゲート、ドレインに高電圧を印加して、ドレ
イン接合付近で発生したホットエレクトロンをフローテ
ィングゲートに注入することによって行われる。また、
消去は、ソースに高電圧を印加するとともに、コントロ
ールゲートを０Ｖに接地し、トンネル現象により、フロ
ーティングゲート内の電子をソースに引き抜くことで実
現される。この電子引抜きが過剰であった場合、いわゆ
る過消去（デプリート）状態に陥る。そのようなセルへ
のホットエレクトロンの注入は時間がかかり、なかなか
目的のメモリセル状態に達しないから、書込み動作、及
びベリファイ動作が何度も繰返されることになる。

【０００４】一般に、電気的な消去動作を長時間続ける
と、過消去によりメモリセル（フローティングゲートを
備えたトランジスタ）のしきい値電圧は負の値となり得
る。従って、半導体チップに形成されたメモリセルの全
て、又はあるひとまとまりのセル群を一括して消去する
場合、その中の一部のメモリセルのしきい値電圧が負と
なることが有り得る。その場合には、他の多くのメモリ
セルが正しく消去されていても、正常な書込み動作が不
可能となる。

【０００５】そこで、消去動作後も全てのメモリセルの
しきい値電圧を正に保つため、メモリセルのしきい値電
圧が低下する速度のプロセスばらつきを可能な限り小さ
くしたり、全てのメモリセルのしきい値電圧が負になら
ない範囲で、消去動作を終了するように制御する必要が
ある。しかしながら、半導体記憶装置の低電圧化によ
り、動作用として外部から供給された電源電圧が低くな
ると、全てのメモリセルのしきい値電圧が負にならない
範囲で消去動作を行うのが困難になり、どうしても一部
のメモリセルのしきい値が負になってしまい、かかる場
合には正常な書込み動作が不可能となる。このことは、
フラッシュメモリを備えるデータ処理装置においては、
そのフラッシュメモリとの間でデータのやり取りを行う
場合にデータエラーを生じて、データ処理の信頼性を著
しく低下させる。

【０００６】本発明の目的は、消去動作により、しきい
値電圧が負になっても正常書込みを可能とするための技
術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、消去時には低電位側電源電圧を
メモリセルの基板に供給し、消去以外の動作モード時に
は上記低電位側電源電圧に代えて、上記低電位側電源電
圧よりも低い電位をメモリセルの基板に供給するための
手段（２４）を設ける。

【００１０】また、低電位側電源電圧よりも低い電位を
発生するための負電位発生回路（２４２）と、消去時に
は低電位側電源電圧をメモリセルの基板に供給し、消去
以外の動作モード時には上記低電位側電源電圧に代えて
上記負電位発生回路の発生電位をメモリセルの基板に供
給するためのスイッチ（２４１）とを設ける。

【００１１】上記した手段によれば、消去時には低電位
側電源電圧がメモリセルの基板に供給され、記憶情報の
消去以外の動作モード時には上記低電位側電源電圧に代
えて、上記低電位側電源電圧よりも低い電位がメモリセ
ルの基板に供給されるため、例え過消去により、しきい
値が負となったメモリセルが存在しても、そのメモリセ
ルのしきい値が正とされ、このことが、消去動作によ
り、しきい値電圧が負になっても正常書込みを可能とす
る。

【００１２】

【発明の実施の形態】図７には本発明にかかるデータ処
理装置の一例である携帯用パーソナルコンピュータシス
テムが示される。

【００１３】図７に示されるこの携帯用パーソナルコン
ピュータシステムは、システムバスＢＵＳを介して、Ｃ
ＰＵ（中央処理装置）３１、ＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）３３、ＲＯＭ（リード・
オンリ・メモリ）３４、周辺装置制御部３５、表示系３
６などが、互いに信号のやり取り可能に結合され、予め
定められたプログラムに従って所定のデータ処理を行う
ことができる。上記ＣＰＵ３０は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などから構成される。上記ＳＲＡＭ３３、及びＲ
ＯＭ３４は内部記憶装置として位置付けられている。Ｓ
ＲＡＭ３３には、ＣＰＵ３１での計算や制御に必要なプ
ログラムやデータがロードされる。周辺装置制御部３５
によって、記憶装置３８の動作制御や、キーボード３９
などからの情報入力制御が行われる。記憶装置３８は、
一般的にはハードディスク装置等の補助記憶装置が適用
されるが、本実施例では携帯用パーソナルコンピュータ
システムとしての小型化、及び耐衝撃性の向上のため、
カード状に形成されたフラッシュメモリとされる。この
フラッシュメモリは、本実施例システム本体に着脱自在
に装着された状態で、上記ＣＰＵ３１によってリードラ
イト可能とされ、特に制限されないが、ＣＰＵ３１で実
行されるアップリケーション・プログラムや、各種デー
タなどが記憶される。

【００１４】図１には上記記憶装置３８として適用され
るフラッシュメモリが示される。

【００１５】図１に示されるフラッシュメモリ３８１
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコンなどの一つの半導体基板に形
成される。

【００１６】図１において、１０は複数のメモリセルＭ
Ｃがマトリクス状に配列されて成るメモリセルアレイで
あり、このメモリセルアレイ１０は、電気的な消去・書
込みによって情報を書換え可能であって、ＥＰＲＯＭな
どと同様に一つのメモリセルが１個のトランジスタによ
って構成される。また、複数のメモリセルＭＣを一括、
又はブロック単位で電気的に消去する機能を持有する。
Ｘ，Ｙ方向にマトリクス配置されたメモリセルＭＣにお
いて、同じ行に配置されたメモリセルのコントロールゲ
ート（メモリセルの選択ゲート）は、それぞれ対応する
ワード線Ｗ０〜Ｗ３に接続され、同じ列に配置されたメ
モリセルのドレイン領域（メモリセルの入出力ノード）
は、それぞれ対応するデータ線Ｄ１１〜Ｄ１４に接続さ
れている。上記メモリセルを構成するメモリセルのソー
ス領域は、対応するソース線Ｓ１１〜Ｓ１４に結合され
る。この複数のデータ線Ｄ１１〜Ｄ１４及びソース線Ｓ
１１〜Ｄ１４は、対応するカラム選択スイッチ１６〜２
３を介して、それぞれコモンデータ線Ｄ、コモンソース
線Ｓに結合されている。カラム選択スイッチ１６〜２３
は、後述するアドレスデコーダ１１からのカラム制御信
号Ｄ０〜Ｄ３によって、その動作が制御されるようにな
っている。すなわち、カラム制御信号Ｄ０〜Ｄ３のいず
れかが、選択的にハイレベルになることによって、デー
タ線Ｄ１１〜Ｄ１４、ソース線Ｓ１１〜Ｓ１４のうち、
一組のデータ線及びソース線が選択的にコモンデータ線
Ｄ及びコモンソース線Ｓに結合されるようになってい
る。

【００１７】１１は入力されるアドレス信号Ａ０〜Ａ３
をデコードするためのアドレスデコーダであり、このア
ドレスデコーダ１１は、ワード線Ｗ０〜Ｗ３の選択のた
めのロウデコーダ、及びカラム選択スイッチ１６〜２３
のスイッチ制御のためのカラムデコーダを含む。特に制
限されないが、アドレス信号Ａ０，Ａ１はローアドレス
として取扱われ、それがデコードされることによって、
ワード線選択信号が生成される。また、アドレス信号Ａ
２，Ａ３はカラムアドレスとして取扱われ、それがデコ
ードされることによって、カラム選択スイッチ１６〜２
３の選択信号（Ｄ０〜Ｄ３）が生成される。

【００１８】１２はデータ書込み／消去回路であり、こ
のデータ書込み／消去回路１２は、コモンデータ線Ｄ、
コモンソース線Ｓを介して、上記複数のメモリセルＭＣ
へのデータ書込み、及び書込みデータの消去を行う。こ
のデータ書込み／消去回路１２には、書込み／消去実行
命令信号ＷＥＳ、書込み／消去選択信号Ｗ／Ｅ＊（＊は
ローアクティブ又は信号反転を示す）が入力されるよう
になっている。書込み／消去選択信号Ｗ／Ｅ＊がハイレ
ベルの場合には、書込み動作が選択され、書込み／消去
選択信号Ｗ／Ｅ＊がローレベルの場合には消去動作が選
択される。また、書込み動作や消去動作は、メモリセル
ＭＣに所定の電圧が印加されることによって可能とさ
れ、そのような電圧の印加タイミングが、書込み／消去
実行命令信号ＷＥＳによって制御されるようになってい
る。

【００１９】１３はデータ読出し回路であり、このデー
タ読出し回路１３は、コモンデータ線Ｄ、コモンソース
線Ｓを介して上記メモリセルの出力データを取込み、そ
れを増幅するためのセンスアンプを含む。このデータ読
出し回路１３によって読出されたデータはＤＲとして、
データ比較回路１４に伝達されるとともに、バッファ回
路等を介して外部出力可能とされる。

【００２０】上記データ比較回路１４は、メモリセルア
レイ１０へのデータ書込みにおいて、正しく書込まれた
か否かをチェックするため、メモリセルアレイ１０へ書
込むべきデータＤＷと、読出しデータＤＲとの比較を行
う。ここで読出しデータＤＲは、その読出し直前にメモ
リセルへ書込まれたデータであり、正しく書込まれてい
る場合には、書込みデータＤＷと、読出しデータＤＲと
が一致する。このデータ比較回路１４の比較結果は、制
御回路１５へ伝達されるようになっている。

【００２１】上記制御回路１５は、上記データ比較回路
１４の比較結果に基づいて、アドレスデコーダ１１、デ
ータ書込み／消去回路１２、及びデータ読出し回路１
３、及び後述する基板電位切換部２４のの動作を制御す
る。本実施例メモリの外部からは、書込み命令信号ＷＲ
Ｓ＊、クロックＣＬＫ，読出し命令信号ＲＤＳ＊が入力
されるようになっており、そのような各種制御信号に基
づいて、各部の動作制御が行われる。

【００２２】上記基板電位切換部２４は、このフラッシ
ュメモリの動作用電源を高電位側電源Ｖｃｃ、及び低電
位側電源Ｖｓｓとするとき、メモリの基板電位を低電位
側電源Ｖｓｓレベルと、この低電位側電源Ｖｓｓレベル
よりも低い電位（負電位と称する）とに切換える機能を
有し、その電位切換動作は上記制御回路１５によって制
御される。特に制限されないが、上記制御回路１５の制
御により、メモリセルアレイ１０全体の基板には、消去
時においては低電位側電源Ｖｓｓが供給され、書込みや
読出しなどの消去以外の動作モードにおいては低電位側
電源Ｖｓｓレベルよりも低い負電位が供給される。

【００２３】図２には上記メモリセルアレイ１０に含ま
れる複数のメモリセルのうちの一つが代表的に示され
る。

【００２４】図２に示されるように、メモリセルＭＣ
は、層間酸化膜を介して対向配置されたフローティング
ゲートとコントロールゲートの２層構造を持ち、ＥＰＲ
ＯＭとほぼ同じ１トランジスタ型セルである。書込み
は、ＥＰＲＯＭと同様にコントロールゲート、ドレイン
に高電圧を印加して、ドレイン接合付近で発生したホッ
トエレクトロンをフローティングゲートに注入すること
によって行われる。また、消去は、図３に示されるよう
に、ソース電極に高電圧Ｖｐｐを印加するとともに、コ
ントロールゲートを０Ｖ（通常は低レベル側電源Ｖｓｓ
に相当）に接地し、トンネル現象により、フローティン
グゲート内の電子をソースに引き抜くことで実現され
る。フローティングゲートから電子が引き抜かれると、
コントロールゲートから見たしきい値Ｖｔｈが低くな
る。そしてこの電子引き抜きが過剰に行われた場合、し
きい値Ｖｔｈは負電位になる。本実施例において、消去
時の基板電位は低電位側電源Ｖｓｓレベルとされるが、
この消去以外の動作モード、例えば読出しや、書込みの
各動作モードにおいては、上記低電位側電源Ｖｓｓに代
えて、基板に負電位が供給されるようになっている。そ
のように負電位が供給されることによって、過消去に係
るメモリセルの負のしきい値を正のしきい値に変更する
ようにしている。本実施例において、メモリセルアレイ
１０に含まれる全てのメモリセルの基板は、半導体チッ
プのシリコン基板とは異なるもので、特に制限されない
が、このシリコン基板上に設けられたウェル領域によっ
て形成される。そして、メモリセルアレイ１０に含まれ
る全てのメモリセルの基板は共通化されているため、基
板電位切換部２４による上記基板電位切換えにより、メ
モリセルアレイ１０に含まれる全てのメモリセルの基板
電位が同時に変更される。

【００２５】図４には、上記基板電位切換部２４の構成
例が示される。

【００２６】図４に示されるように、上記基板電位切換
部２４は、負電位−Ｖｏを発生するための負電位発生回
路２４２と、制御回路１５によって動作制御されるスイ
ッチ２４１とを含む。このスイッチ２４１は、負電位発
生回路２４２の出力端子と低電位側電源Ｖｓｓ端子とを
選択的にメモリセルアレイ１０の基板に結合させる機能
を有する。上記スイッチ２４１により負電位発生回路２
４２の出力端子が選択された場合には基板電位は負電位
（−Ｖｏ）とされ、低電位側電源Ｖｓｓ端子が選択され
た場合には基板電位は低電位側電源Ｖｓｓレベルとされ
る。

【００２７】図５には上記負電位発生回路２４２の構成
例が示される。

【００２８】図５に示されるように負電位発生回路２４
２は、特に制限されないが、クロックＣＬＫに基づいて
負電位−Ｖｏを生成するためのチャージポンプ回路とさ
れ、特に制限されないが、ダイオード接続されたｐチャ
ンネル型ＭＯＳトランジスタ５４，５５，５６，５７、
インバータ５１、及びキャパシタ５２，５３，５８が結
合されて成る。ＭＯＳトランジスタ５４，５７は互いに
直列接続される。ＭＯＳトランジスタ５４の一端と低電
位側電源Ｖｓｓとの間にＭＯＳトランジスタ５５が設け
られ、ＭＯＳトランジスタ５４の他端と低電位側電源Ｖ
ｓｓとの間にＭＯＳトランジスタ５６が設けられてい
る。また、ＭＯＳトランジスタ５４の一端には、キャパ
シタ５３が結合され、他端にはキャパシタ５２が結合さ
れている。キャパシタ５３の他端には、制御回路１５か
ら供給されたクロックＣＬＫが、また、キャパシタ５２
の他端には、上記クロックＣＬＫがインバータ５１を介
して供給される。上記クロックＣＬＫの供給により、端
子５９には、低電位側電源Ｖｓｓよりも低い負電位−Ｖ
ｏが現れる。

【００２９】上記実施例によれば、以下の作用効果を得
ることができる。

【００３０】（１）メモリセルの消去動作では、過消去
により、図６において曲線６１で示されるように、しき
い値が負電位となるメモリセルが現れることがあるが、
そのような場合においても、消去時以外の動作モードに
おいて基板電位切換部２４によりメモリセルアレイ１０
の基板が負電位とされることによって、上記過消去にか
かるセルのしきい値を負から正に変更することができ、
結果的に図６における曲線６１は、曲線６２で示される
ように改善される。つまり、過消去によってしきい値が
負電位となった全てのセルを正のしきい値とすることが
できるので、過消去が生じたのにもかかわらず、そのよ
うな過消去が起らなかった場合と等価な状態とされる。
それによって、フラッシュメモリへのデータ書込み、及
びデータ読出しを正常に行うことができる。

【００３１】（２）上記フラッシュメモリ３８１を記憶
装置３８として備える携帯用パーソナルコンピュータシ
ステムにおいては、記憶装置３８とのデータのやり取り
において過消去に起因するデータエラーを回避すること
ができるから、データ処理の信頼性の向上を図ることが
できる。

【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３３】例えば、上記実施例ではメモリセルアレイ
１０の全てのメモリセルの基板電位を同時に切換えるよ
うにしたが、同一ワード線に結合されたメモリセル毎に
基板を共通化することによって、ワード線単位に基板電
圧切換を行うことができる。例えば図１において、ワー
ド線Ｗ０〜Ｗ３毎に異なる基板を使用してメモリセルを
形成する。ワード線単位で消去、読出しが行われる場
合、消去時に選択されたワード線に対応する全てのメモ
リセルの基板が低電位側電源Ｖｓｓレベルとされる。こ
のとき、上記非選択のワード線に対応する全てのメモリ
セルの基板には負電位を供給する。このように、ワード
線単位で、基板を共通化することにより、基板電位の切
換をワード線単位で行うようにしても上記実施例の場合
と同様の作用効果を得ることができる。

【００３４】また、複数のメモリマットを含む場合に
は、このメモリマット単位で上記の基板電位の切換を行
うようにしてもよい。

【００３５】さらに上記実施例においては、消去以外の
動作モードにおいて基板に負電位を供給するようにした
が、逆に書込みモード、又は読出しモード時において基
板に負電位を供給し、書込みモード及び読出しモード以
外の動作モードにおいて基板に低電位側電源Ｖｓｓを供
給するようにしてもよい。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯用
パーソナルコンピュータシステムに適用した場合につい
て説明したが、本発明はそれに限定されるものではな
く、フラッシュメモリ内蔵のマイクロコンピュータや、
マイクロコンピュータ応用にかかる各種データ処理装置
に広く適用することができる。

【００３７】本発明は少なくともメモリセルを含むこと
を条件に適用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、メモリセルの過消去により、し
きい値が負電位となるメモリセルが現れた場合でも、消
去時以外の動作モードにおいて基板が負電位とされるこ
とによって、上記過消去にかかるセルのしきい値を負か
ら正に変更することができ、過消去によってしきい値が
負電位となった全てのセルを正のしきい値とすることが
できるので、過消去が生じたのにもかかわらず、そのよ
うな過消去が起らなかった場合と等価とされ、フラッシ
ュメモリへのデータ書込み、及びデータ読出しを正常に
行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるフラッシュメモリの
全体的な構成ブロック図である。

【図２】上記フラッシュメモリにおけるメモリセルの構
成例説明図である。

【図３】上記メモリセルの消去動作の説明図である。

【図４】上記フラッシュメモリにおける基板電位切換部
の構成例ブロック図である。

【図５】上記基板電位切換部に含まれる負電位発生回路
の構成例回路図である。

【図６】消去後におけるメモリセルのしきい値分布の特
性図である。

【図７】上記フラッシュメモリを含む携帯用パーソナル
コンピュータシステムの構成例ブロック図である。

【符号の説明】

１０ メモリセルアレイ １１ アドレスデコーダ １２ データ書込み／消去回路 １３ データ読出し回路 １４ データ比較回路 １５ 制御回路 １６〜２３ カラム選択スイッチ ２４ 基板電位切換部 ２４１ スイッチ ２４２ 負電位発生回路 ３１ ＣＰＵ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示系 ３８ 記憶装置 ３８１ フラッシュメモリ ３９ キーボード ＭＣ メモリセル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 奈良 旭 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを備えたメモリセ
   ルが複数配列されて成るメモリセルアレイを含み、高電
   位側電源、及び低電位側電源を動作電源として、上記メ
   モリセルアレイの電気的な消去及び書込みによって記憶
   情報の書換えを可能とする半導体記憶装置において、 消去時には低電位側電源電圧を上記メモリセルの基板に
   供給し、消去以外の動作モード時には上記低電位側電源
   電圧に代えて上記低電位側電源電圧よりも低い電位を上
   記メモリセルの基板に供給するための手段を含むことを
   特徴とする半導体記憶装置。
2. 【請求項２】 フローティングゲートを備えたメモリセ
   ルが複数配列されて成るメモリセルアレイを含み、高電
   位側電源、及び低電位側電源を動作電源として、上記メ
   モリセルアレイの電気的な消去及び書込みによって記憶
   情報の書換えを可能とする半導体記憶装置において、 低電位側電源電圧よりも低い電位を発生するための負電
   位発生回路と、 記憶情報の消去時には低電位側電源電圧を上記メモリセ
   ルの基板に供給し、消去以外の動作モード時には上記低
   電位側電源電圧に代えて上記負電位発生回路の発生電位
   を上記メモリセルの基板に供給するためのスイッチとを
   含むことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置
   と、それをアクセス可能な中央処理装置とを含むデータ
   処理装置。