JP2000036196A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のデプリート不良対策は、消し戻しあ
るいは書き戻しという動作モードを必要とするため制御
回路が複雑になりチップサイズも増大するとともに、こ
のような余分な動作によってトータルの書込み所要時間
が長くなるという問題点があった。 【解決手段】 従来は電源電圧Ｖｃｃよりも低いレベル
に設定されていたワード線の書込みベリファイ電圧（も
しくは消去ベリファイ電圧）および読出し電圧を、電源
電圧Ｖｃｃ以上に設定して書込み動作および読出し動作
を行なわせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置において書込み後のしきい値が許容レベル以下
の記憶素子の発生を抑制する技術に関し、例えば複数の
記憶情報を電気的に一括消去可能な不揮発性記憶装置
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、消去（もしくは書込み）動作では、
図７に示すように、ソースおよびウェル領域を例えば０
Ｖにし、コントローゲートＣＧを１６Ｖのような高電圧
にしてフローティングゲートＦＧに負電荷を注入してし
きい値を高い状態（論理“１”）にする。書込み（もし
くは消去）動作では、図８に示すように不揮発性記憶素
子のドレイン電圧を例えば４Ｖ（ボルト）にし、コント
ロールゲートＣＧが接続されたワード線を例えば−１２
Ｖにすることにより、フローティングゲートＦＧから電
荷をドレイン領域へ引き抜いて、しきい値電圧を低い状
態（論理“０”）にする。これにより１つの記憶素子に
１ビットのデータを記憶させるようにしている。

【０００３】

【発明が解決しようとする課題】フラッシュメモリにお
いては、例えば一旦すべての記憶素子のしきい値を例え
ば５Ｖのような高いしきい値を有する消去状態（データ
“１”に対応）にした後、書込みデータに応じて選択さ
れた記憶素子に対して書込み動作を行なうが、一般にフ
ラッシュメモリでは１回のパルス印加で書込みまたは消
去を行なった場合のしきい値分布は約２Ｖであるため、
データ“０”に対応した記憶素子は、図９に示すよう
に、正常な記憶素子では１．０±１Ｖ程度のしきい値に
なるはずのものが、欠陥によりしきい値が０Ｖ以下にな
ってしまういわゆるデプリート状態の記憶素子（デプリ
ートビット）が発生することがある。デプリートビット
が発生すると非選択状態でリーク電流が流れてしまうた
め、データの誤読み出しが行なわれてしまうという問題
がある。

【０００４】なお、フラッシュメモリにおいて、１回の
パルス印加で書込みまたは消去を行なった場合のしきい
分布が約２Ｖになることは、例えばＩＥＥＥＪ．Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２６
ｎｏ．４ ｐｐ．４９２〜４９５，Ａｐｒｉｌ １９９
１等に記載されている。

【０００５】従来は、書込み動作により発生するデプリ
ートビットを検出するため図６に示すように、デプリー
トベリファイＳ４を行なって、デプリート不良を起こし
ているメモリセルに対しては消し戻しあるいは書き戻し
と呼ばれる動作Ｓ５を行なっていた。また、デプリート
レベルに対するマージンを大きくするため、書込み印加
パルスの幅を小さくして書込み回数を増やすことで、図
１０に示すように書込み後のしきい値分布幅を狭くする
などの対策を行なっていた。

【０００６】しかしながら、上記のようなデプリート不
良対策は、消し戻しあるいは書き戻しという動作モード
を必要とするため制御回路が複雑になりチップサイズも
増大するとともに、このような余分な動作によってトー
タルの書込み所要時間が長くなるという問題点がある。
また、書込み印加パルスの幅を小さくして書込み後のし
きい値分布幅を狭くするという対策にあっては、書込み
回数およびベリファイ回数が増加するため、トータルの
書込み所要時間が非常に長くなってしまうという問題点
がある。特に近年、半導体集積回路は低電圧化すなわち
従来一般的であった５Ｖの電源電圧から３．３Ｖあるい
は３．０Ｖのような低い電源電圧で動作する回路に移行
しつつあり、フラッシュメモリではこのような低電圧化
が進むほど書込み、消去によるしきい値のコントロール
が困難になりデプリート不良が発生し易くなるため、そ
の対策が望まれている。

【０００７】この発明の目的は、制御回路を複雑にした
り、書込み所要時間を長くしたりすることなくデプリー
ト状態の記憶素子（メモリセル）が発生し難い書込み方
式を有する不揮発性半導体記憶装置を提供することにあ
る。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、ゲートとソースおよびドレイン
を有する記憶素子のしきい値を上記ゲート、ソースおよ
びドレインに印加する電圧を制御して変化させデータを
記憶させるように構成された不揮発性半導体記憶装置に
おいて、従来は電源電圧Ｖｃｃよりも低いレベルに設定
されていたワード線の書込みベリファイ電圧（もしくは
消去ベリファイ電圧）および読出し電圧を、電源電圧Ｖ
ｃｃ以上に設定して書込み動作および読出し動作を行な
わせるようにしたものである。書込みベリファイ電圧
（もしくは消去ベリファイ電圧）および読出し電圧を電
源電圧Ｖｃｃ以上に設定する方法として、書込みベリフ
ァイ電圧（もしくは消去ベリファイ電圧）および読出し
電圧を昇圧回路から与えるようにする。

【００１１】上記した手段によれば、従来の方式よりも
高いベリファイ電圧で書込みベリファイ動作を行なうこ
とによって、書込み後の記憶素子のしきい値電圧分布が
デプリートレベルから離れるようになるため、デプリー
トビットの発生が抑制され、デプリートベリファイや消
し戻し（もしくは書き戻し）動作およびその制御回路が
不用となる。しかも、従来のように、書込みパルス幅を
小さくする必要がないため、書込み回数も少なくてす
む。その結果、トータルの書込み所要時間が短縮される
とともに、チップサイズが低減され歩留まりが向上す
る。

【００１２】また、望ましくは、記憶素子の初期しきい
値電圧を電源電圧Ｖｃｃ以上とする。具体的には、記憶
素子の初期しきい値電圧が電源電圧Ｖｃｃ以上になるよ
うにプロセス条件を設定する。

【００１３】これによって、書込みまたは消去の行なわ
れた記憶素子が初期しきい値電圧に戻ろうとする性質に
よってしきい値が変化しても、データが誤まって読み出
されるのを回避することができる。

【００１４】さらに、望ましくは、上記記憶素子はしき
い値の高い状態が消去状態に対応され、しきい値の低い
状態がデータ書込み状態に対応されている場合に、上記
書込み動作の前にすべての記憶素子を所定の単位で一括
してしきい値の高い状態にさせる消去動作を行なった
後、外部から供給される書込みデータに従ってすべての
記憶素子をしきい値の低い状態にさせる書込み動作を行
なうようにするとよい。これによって、トータルの書込
み所要時間がさらに短縮される。

【００１５】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を、図面を用いて説明する。

【００１６】図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ上に形成されている。

【００１７】図１において、１１はフローティングゲー
トを有するＭＯＳＦＥＴからなる不揮発性記憶素子とし
てのメモリセルがマトリックス状に配置されたメモリア
レイ、１２は外部から入力されたアドレス信号に従って
メモリアレイ１１内のメモリセルを選択する信号を形成
するデコーダ回路、１３はメモリアレイ１１から読み出
された１行分のデータのうちＹアドレスに対応した１バ
イト（８ビット）あるいは１ワード（１６ビット）のよ
うな単位のデータを選択してセンスアンプ１４に供給す
るＹゲート（カラムスイッチ）である。

【００１８】１５は外部から入力された１行分の書込み
データを保持し対応する書込み電圧をメモリセルに与え
て書込みを行なう書込み制御回路、１６は外部から入力
されたアドレス信号を上記デコーダ回路１２に供給した
り自動的にアドレスを更新したりするアドレス制御回
路、１７は外部からの書込みデータを上記書込み制御回
路１５に順次転送したりセンスアンプ１４により増幅さ
れたデータを外部へ出力するためのＩ／Ｏ制御回路、１
８はメモリセルの書込みや消去、さらにこの実施例では
読出しに必要な電圧を発生する電源発生回路、１９は動
作モードに応じて前記電源発生回路１８を制御して電圧
の切替えなどの制御を行なう電源制御回路、２０は外部
から入力される制御信号に基づいてチップ全体の制御を
行なうシステム制御回路である。

【００１９】この実施例のフラッシュメモリにおいて
は、特に制限されないが、上記システム制御回路２０
は、外部のＣＰＵ等から与えられるコマンドを保持する
レジスタやコマンドを解読して当該コマンドに対応した
処理を実行すべくメモリ内部の各回路に対する制御信号
を順次形成して出力するプロセッサなどを備えており、
コマンドが与えられるとそれを解読して自動的に対応す
る処理を開始するように構成されている。

【００２０】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうアドレスバッファ２１やＩ／Ｏバッファ２
２、外部のＣＰＵ等から上記制御回路２０に供給される
制御信号が入力される制御信号入力バッファ２３、外部
から供給される電源電圧Ｖccや接地電位ＧＮＤが印加さ
れるに電源端子２４，２５が設けられている。

【００２１】なお、外部のＣＰＵ等からこの実施例のフ
ラッシュメモリに入力される制御信号としては、例えば
リセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御
信号ＷＥ、出力制御信号ＯＥ、コマンドもしくはデータ
入力かアドレス入力かを示すためのコマンドイネーブル
信号ＣＤＥ、システムクロックＳＣ等がある。

【００２２】図２には、本発明を適用して好適なフラッ
シュメモリのメモリアレイ１１の具体例を示す。図２に
は、メモリアレイ１１を構成するブロックのうち２つが
示されている。各ブロックはそれぞれ別のウェル領域上
に形成されており、ウェル単位でデータの消去が行なわ
れる。一方、書込みおよび読出しはワード線単位で行な
われる。図２に示すように、各メモリブロックは、列方
向に配列され各々ソースおよびドレインが共通接続され
た並列形態のｎ個（例えば１２８個）のメモリセル（フ
ローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜Ｍ
Ｃｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方
向）に複数個配設されている。

【００２３】各メモリ列ＭＣＣは、ｎ個のメモリセルＭ
Ｃ１〜ＭＣｎのドレインおよびソースがそれぞれ共通の
サブビット線ＳＢＬおよび共通のローカルソース線ＬＳ
Ｌに接続され、サブビット線ＳＢＬは選択ＭＯＳＦＥＴ
Ｑsdを介して主ビット線ＭＢＬに、またローカルソー
ス線ＬＳＬは共通ソース線ＣＳＬに接続され、共通ソー
ス線ＣＳＬは切替えスイッチＳＷｃを介して接地電位Ｇ
ＮＤまたは前記電源発生回路２５から供給される−１１
Ｖのような負電圧供給端子に接続可能にされている。メ
モリアレイが複数のブロックに分割され、各ブロックご
とに設けられたサブビット線が選択ＭＯＳＦＥＴ Ｑsd
を介して主ビット線に接続される構成にされることによ
り、ビット線のプリチャージに要する消費電力を低減す
ることができる。この実施例では、上記共通ソース線Ｃ
ＳＬは、切替スイッチＳＷｃにより接地電位または前記
負電圧供給端子から切り離されることによってフローテ
ィング状態もとり得るように構成されている。

【００２４】サブビット線ＳＢＬおよびローカルソース
線ＬＳＬを共通にする上記複数のメモリ列ＭＣＣのうち
半導体基板上の同一のウェル領域内に形成されているも
の（これを１ブロックと称する）は、データ消去時には
そのウェル領域およびローカルソース線ＬＳＬに−１１
Ｖのような負電位を与え、ウェル領域を共通にするワー
ド線に１２Ｖのような電圧を印加することで、ブロック
単位で一括消去が可能にされている。主ビット線ＭＢＬ
に接続されている回路ＷＣは、図１の書き込み制御回路
１５内に設けられ、データ書き込み時にライトデータを
保持するデータラッチ回路である。

【００２５】サブビット線ＳＢＬを選択するデコーダＳ
ＧＤＥＣおよびワード線ＷＬを選択するデコーダＷＬＤ
ＥＣは、例えば図３に示すような回路で構成されてい
る。すなわち、０〜Ｖｃｃのような振幅のブロック選択
信号をデコードするＣＭＯＳ−ＮＡＮＤゲート回路から
なるデコーダＤＥＣとその出力をラッチするラッチ回路
ＬＴＨ１、ＬＴＨ２、・・・とから構成されている。デ
コーダＤＥＣは、図１の電源発生回路１８から供給され
る正電圧と負電圧を電源とし、レベルシフト機能を有す
るように構成されている。ラッチ回路ＬＴＨは、サブビ
ット線上の選択ＭＯＳＦＥＴもしくはワード線を駆動す
るドライバを兼ねており、各ラッチ回路ＬＴＨの電源端
子がブロック内選択信号を供給するデコードラインＤＣ
Ｌに接続されている。このデコードラインＤＣＬには、
上記デコーダＤＥＣと同様なレベルシフト機能を有する
プリデコーダで形成された選択信号が供給される。具体
的には、デコードラインＤＣＬに、サブビット線側デコ
ーダＳＧＤＥＣにおいては−１１Ｖ，８Ｖ，０Ｖのいず
れかのレベルを持つ選択信号が供給され、ワード線側デ
コーダＷＬＤＥＣにおいては−１１Ｖ，１２Ｖ，Ｖｖ
ｅ，Ｖｖｗ，Ｖｒ，０Ｖのいずれかのレベルを持つ選択
信号が供給される。

【００２６】図４には、データ消去時、書込み時および
読出し（ベリファイを含む）時の同一ブロック内の各選
択メモリセルと非選択メモリセルの電圧印加状態の一例
が示されている。

【００２７】図４に示されているように、データ消去時
には対象ブロックのウェル領域に−１１Ｖが印加され、
当該ブロック上の選択メモリセルのコントロールゲート
には１２Ｖが印加され、選択ＭＯＳＦＥＴ Ｑsdのゲー
ト端子に−１１Ｖが印加されてオフ状態にされることに
よりメモリセルのドレインはフローティングにされると
ともに、切替えスイッチＳＷｃが前記負電圧供給端子側
に接続されることにより選択メモリセルのソースには−
１１Ｖの電位が印加される。一方、このとき他のブロッ
クのメモリセルすなわち非選択メモリセルはコントロー
ルゲートに０Ｖが印加されソースおよびドレインはフロ
ーティング状態にされているとともに、ウェルは接地電
位（０Ｖ）にされる。

【００２８】また、データ書込み時には、すべてのウェ
ル領域が接地電位にされた状態で、選択されるメモリセ
ルが接続されたワード線に−１１Ｖのような負電圧が印
加されるとともに、選択されるメモリセルに対応した主
ビット線ＭＢＬが８Ｖのような電位にされかつ選択メモ
リセルが接続されたサブビット線ＳＢＬ上の選択ＭＯＳ
ＦＥＴ Ｑsdがゲートに８Ｖが印加されてオン状態され
ることによりメモリセルのドレインに８Ｖが印加され
る。ただし、このとき切替えスイッチＳＷｃがオフ状態
にされてローカルソース線ＬＳＬに接続されたメモリセ
ルのソースはフローティング状態とされる。

【００２９】一方、このとき同一セクタすなわち同一行
の非選択のメモリセルは、選択ＭＯＳＦＥＴ Ｑsdがゲ
ートに０Ｖが印加されてオフ状態されることによりメモ
リセルのドレインはフローティング状態にされ、電荷の
注入は行なわれない。他のウェル領域上のメモリセルは
コントロールゲートが０Ｖにされ、ソースおよびドレイ
ンはフローティング状態にされる。

【００３０】さらに、データ読出し（ベリファイを含
む）時には、選択されるメモリセルが接続されたワード
線に電源電圧Ｖｃｃよりも高い読出し電圧Ｖｒ（例えば
４．０Ｖ）もしくはベリファイ電圧Ｖｖｗ，Ｖｖｅが印
加されるとともに、選択されるメモリセルに対応した主
ビット線ＭＢＬが１Ｖのような電位にプリチャージされ
かつ選択メモリセルが接続されたサブビット線ＳＢＬ上
の選択ＭＯＳＦＥＴ Ｑsｄがオン状態にされる。そし
て、このとき共通ソース線ＣＳＬの切替えスイッチＳＷ
ｃは接地電位側に接続されて選択メモリセルのソースに
は接地電位（０Ｖ）が印加される。一方、このとき同一
セクタすなわち同一行の非選択のメモリセルは、選択Ｍ
ＯＳＦＥＴ Ｑsdがゲートに０Ｖが印加されてオフ状態
されることによりメモリセルのドレインはサブビット線
ＳＢＬに接続されない状態にされる。

【００３１】しかも、この実施例においては、図５に示
すように、書込みベリファイ電圧Ｖｖｗが電源電圧Ｖｃ
ｃもしくはそれよりも若干高い電圧に設定され、読出し
電圧Ｖｒが電源電圧Ｖｃｃ（例えば３Ｖ）よりも所定の
マージンＶＭＧ（０）だけ高い電圧に設定され、さらに
消去ベリファイ電圧Ｖｖｅは読出し電圧Ｖｒ（Ｖｃｃ＋
ＶＭＧ）よりも所定のマージンＶＭＧ（１）だけ高い電
圧（例えば５Ｖ）に設定されている。

【００３２】そのため、書込み後のメモリセルのしきい
値電圧分布が図５に示されているようにデプリートレベ
ルから離れるようになるため、図６に示されているよう
なデプリートベリファイＳ４や消し戻し動作Ｓ５を行な
わなくても、デプリートビットの発生が抑制されるの
で、消し戻し動作およびその制御回路が不用となる。し
かも、書込み後のしきい値分布は２Ｖの幅を有したまま
でよいため、書込みパルス幅を小さくする必要がなくな
り、書込み回数が少なくてすむ。その結果、トータルの
書込み所要時間が短縮されるとともに、チップサイズが
低減され歩留まりが向上する。

【００３３】また、この実施例では、メモリセルの初期
しきい値電圧（製造直後の自然しきい値）が読出し電圧
Ｖｒ（この実施例では電源電圧Ｖｃｃ以上）になるよう
にプロセス条件が決定されている。そのため、書込みま
たは消去の行なわれたメモリセルが初期しきい値電圧に
戻ろうとする性質によってしきい値が変化しても、デー
タが誤まって読み出されるのを回避することができる。

【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、データ“１”が記憶素子の高いしきい値
に対応され書込みによって記憶素子のしきい値を低くす
る形式のフラッシュメモリに適用した場合について説明
したが、この発明はそれに限定されず、データ“０”が
記憶素子の高いしきい値に対応されているものや書込み
によって記憶素子のしきい値を高くする形式のフラッシ
ュメモリにおいても適用することができる。

【００３５】また、本発明は、しきい値を２段階以上に
設定して１メモリセルすなわち１記憶素子に２ビット以
上のデータを記憶可能にされたいわゆる多値不揮発性メ
モリにも適用することができる。さらに、上記実施例で
は、複数のメモリセルが並列形態に接続されたメモリ列
を備えたメモリアレイを例にとって説明したが、この発
明はメモリセルが直列形態に接続されたメモリ列を有す
る不揮発性メモリにおいても適用することができる。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、コントロ
ールゲートおよびフローティングゲートを備えた記憶素
子を有する不揮発性記憶装置一般に広く利用することが
できる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３８】すなわち、この発明は、制御回路が簡単
で、書込み所要時間が短くしかもデプリート状態の記憶
素子（メモリセル）が発生し難い不揮発性記憶装置を実
現することができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリの一実施例
の概略を示す全体ブロック図である。

【図２】本発明を適用したフラッシュメモリのメモリア
レイの構成例を示す回路図である。

【図３】実施例のフラッシュメモリにおけるデコーダ回
路の具体例を示す回路図である。

【図４】実施例のフラッシュメモリにおけるメモリセル
の消去時および書込み時、読出し時の印加電圧の関係を
示す説明図である。

【図５】実施例のフラッシュメモリにおけるメモリセル
の消去後および書込み後のしきい値分布と読出し電圧お
よびベリファイ電圧の関係を示す説明図である。

【図６】従来のフラッシュメモリにおける書込み動作お
よび消し戻し動作の処理手順を示すフローチャートであ
る。

【図７】フラッシュメモリにおける書込み時の記憶素子
の電圧印加状態の一例を示す断面説明図である。

【図８】フラッシュメモリにおける消去時の記憶素子の
電圧印加状態の一例を示す断面説明図である。

【図９】従来のフラッシュメモリにおける消去後および
書込み後の記憶素子のしきい値電圧分布を示す説明図で
ある。

【図１０】従来のフラッシュメモリにおける消し戻し後
の記憶素子のしきい値電圧分布を示す説明図である。

【符号の説明】

１１ メモリアレイ １２ デコーダ回路 １５ 書込み制御回路 １６ アドレス制御回路 １８ 電源発生回路 ＷＬ ワード線 ＭＣ メモリセル ＭＢＬ 主ビット線 ＳＢＬ サブビット線 ＬＳＬ ローカルソース線 ＣＳＬ 共通ソース線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 衛藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B015 AA02 BA30 CA01 GA02 5B025 AA03 AB02 AC01 AD03 AE08

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ゲートとソースおよびドレインを有する
   記憶素子のしきい値を上記ゲート、ソースおよびドレイ
   ンに印加する電圧を制御して変化させデータを記憶させ
   るように構成された不揮発性半導体記憶装置において、
   複数の記憶素子のゲートが接続されたワード線に印加さ
   れる書込みベリファイ電圧もしくは消去ベリファイ電圧
   および読出し電圧を、電源電圧Ｖｃｃ以上に設定して書
   込みもしくは消去動作および読出し動作を行なわせるよ
   うにしたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 上記記憶素子の初期しきい値電圧が電源
   電圧以上になるように設定したことを特徴とする請求項
   １に記載の不揮発性半導体記憶装置。
3. 【請求項３】 上記記憶素子はしきい値の高い状態が消
   去状態に対応され、しきい値の低い状態がデータ書込み
   状態に対応されている場合に、上記書込み動作の前にす
   べての記憶素子を所定の単位で一括してしきい値の高い
   状態にさせる消去動作を行なった後、外部から供給され
   る書込みデータに従って記憶素子をしきい値の低い状態
   にさせる書込み動作を行なうようにしたことを特徴とす
   る請求項２に記載の不揮発性半導体記憶装置。