JPH11185494A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 救済を施した場合でも読み出し動作の高速化
を図る。 【解決手段】 欠陥を含むメモリブロックを救済するた
めの冗長ブロック（ＳＰＡ）と、救済情報を保持する救
済情報保持手段（ＲＥＧ）と、上記救済情報保持手段の
保持情報に基づいて、欠陥を有するメモリブロックに代
えて上記冗長ブロックを選択して回路動作に関与させる
選択手段（ＷＳＥＬ，ＲＳＥＬ）とを設け、欠陥を有す
るメモリセルアレイに代えて上記冗長ブロックを選択し
て回路動作に関与させる。それにより、アドレス信号が
入力される毎に当該入力アドレスと冗長アドレスとの比
較を不要とし、メモリアクセスの高速化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み可
能な半導体記憶装置におけるメモリセルアレイの欠陥救
済技術、さらには基板実装後に発生した欠陥を冗長用の
記憶素子で救済可能にする技術、そして、基板実装後に
発生したメモリセルアレイの欠陥を修復可能なデータ処
理装置に関し、例えば電気的に書き換え可能なフラッシ
ュメモリを内蔵したシングルチップマイクロコンピュー
タに適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者はＥＥＰＲＯＭやフラッシュメ
モリのような不揮発性半導体記憶装置のメモリセルアレ
イにおける欠陥救済について検討した。メモリセルアレ
イの欠陥を冗長記憶素子で救済する公知の技術におい
て、救済されるべき記憶素子のアドレスは例えばヒュー
ズの選択的な溶断によってプログラム可能にされる。こ
の技術は製造段階で検出されるような初期不良に対して
適用できるが、完成品として回路基板に実装された後に
発生する不良の救済には適用し難い。電気的に書き換え
可能な不揮発性記憶装置は、書き換え回数が増大する程
記憶素子の特性が劣化していくから、製造段階で検出さ
れるような初期不良を救済することに加えて実装後の経
時的に発生する欠陥を救済できることも必要性であるこ
とを本発明者は見い出した。信頼性向上という点におい
てＥＣＣのようなエラー検出訂正機能を備えた半導体記
憶装置もあるが、そのためにはエラーチェックビットの
ために通常よりも大きな記憶容量が必要になり、救済可
能な事象も制限され、実使用段階で発生する欠陥の救済
に対する有効な手段とはなり得ない。

【０００３】特開昭６２−１０７５００には、不揮発性
記憶素子に記憶された不良アドレス情報をパワーオンリ
セット時にデコーダ内のラッチに転送し、不良アドレス
が選択された場合にデコーダの切り換えを行う技術が記
載される。また、特開平２−１１８９９９号公報に記載
の技術は、ＥＥＰＲＯＭ内蔵マイクロコンピュータにお
いて当該ＥＥＰＲＯＭの不良アドレスを特定領域に記憶
しておき、ＥＥＰＲＯＭアクセス時にはＣＰＵがその不
良アドレスをチェックし、一致した場合には代替領域を
使うようにするものである。特開平３−１６２７９８号
公報には、救済すべき不良アドレス情報をメモリセルア
レイの特定の記憶素子に記憶させ、読み出しアドレスに
よって当該記憶素子から読み出される情報に従って冗長
記憶素子へのアクセス切り換えを行うようにすることが
記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記特
開昭６２−１０７５００号公報に記載の技術において救
済されるべきアドレスなどの救済情報はメモリセルアレ
イとは別の場所に配置された不揮発性記憶素子が保持す
るため、書き換えのための周辺回路をそれ専用に設けな
ければならない。

【０００５】特開平３−１６２７９８号公報に記載の技
術は救済情報をメモリセルアレイに含まれる不揮発性記
憶素子に保持させるが、その救済情報はアクセスの度に
そのアクセスアドレスによって読み出されるため、デー
タの読み出し動作は比較的遅くなると予想される。特開
平２−１１８９９９号公報に記載の技術においても不良
箇所アドレスのような救済情報は不揮発性記憶素子に保
持させるので上記同様にデータ読み出し動作は比較的遅
くなると予想される。

【０００６】また、特開平２−１１８９９９号公報に記
載の技術においてＥＥＰＲＯＭをデータ領域として利用
する場合には救済は比較的容易であるが、そのＥＥＰＲ
ＯＭをプログラム領域として利用する場合を想定する
と、不良の領域を避けるにはジャンプ命令などを用いて
その領域の利用を回避しなければならない。そのために
はプログラムのコンパイル（アッセンブル）やリンクか
らやり直す必要があると考えられる。したがって、不揮
発性半導体記憶装置若しくはそれをオンチップで内蔵す
るデータ処理装置を回路基板に実装したまま（所謂オン
ボードの状態）で、プログラムが格納された不揮発性記
憶素子の欠陥救済を行うことは難しいと考えられる。

【０００７】本発明の目的は、救済を施した場合でも読
み出し動作の高速化を図ることができる半導体記憶装
置、そしてそのような半導体記憶装置を搭載したデータ
処理装置を提供することにある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、複数の不揮発性記憶素子がマト
リクス配置されたメモリブロックが複数設けられ、上記
不揮発性記憶素子に対して電気的な書込みを可能とする
半導体記憶装置において、欠陥を含むメモリブロックを
救済するための冗長ブロック（ＳＰＡ）と、救済情報を
保持する救済情報保持手段（ＲＥＧ）と、上記救済情報
保持手段の保持情報に基づいて、欠陥を有するメモリブ
ロックに代えて上記冗長ブロックを選択して回路動作に
関与させる選択手段（ＷＳＥＬ，ＲＳＥＬ）とを設ける
ことができる。

【００１１】上記した手段によれば、選択手段は、上記
救済情報保持手段の保持情報に基づいて、欠陥を有する
メモリブロックに代えて上記冗長ブロックを選択して回
路動作に関与させる。このことが、アドレス信号が入力
される毎に当該入力アドレスと冗長アドレスとの比較を
不要とし、メモリアクセスの高速化を達成する。

【００１２】このとき、不使用とされるメモリブロック
に不所望な書き込みが行われないように、上記救済情報
保持手段からの救済情報に基づいて不使用とされるメモ
リブロックにおけるデータ線の論理レベルを強制的に固
定するための素子（１１０）を設けることができる。

【００１３】また、電流消費の低減を図るため、救済情
報保持手段からの救済情報に基づいて不使用とされるメ
モリブロックに含まれる回路への電流供給を停止させる
ための論理ゲート（１１１）を設けることができる。

【００１４】さらに、上記構成の半導体記憶装置を同一
半導体基板に含み、当該不揮発性半導体記憶装置をアク
セス制御可能な中央処理装置を備えてデータ処理装置
（１０）を構成することができる。

【００１５】さらに、上記半導体記憶装置をアクセス制
御可能であって、上記救済情報格納用の不揮発性記憶素
子に救済情報を書込む第１の制御モードと、内部初期化
動作において上記救済情報格納用の不揮発性記憶素子か
ら救済情報保持手段に救済情報を読み出させる第２の制
御モードとを有する中央処理装置とを含んでデータ処理
装置を構成することができる。

【００１６】

【発明の実施の形態】図８には、本発明にかかるデータ
処理装置の一例であるシングルチップマイクロコンピュ
ータが示される。同図に示されるシングルチップマイク
ロコンピュータ１０は、フラッシュメモリＦＭＲＹ、Ｃ
ＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）
１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアル
コミュニケーションインタフェース（ＳＣＩ）１８、第
１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック
発振器（ＣＰＧ）１９の機能ブロック乃至はモジュール
から構成され、公知の半導体製造技術により１つの半導
体基板上に半導体集積回路として形成される。

【００１７】上記シングルチップマイクロコンピュータ
１０は、電源端子として、グランドレベル端子Ｖｓｓ、
電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹ
の書き込み消去用高電圧端子Ｖｐｐ、その他専用制御端
子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢ
Ｙ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴ
ＡＬ、ＸＴＡＬを有する。それらは外部端子である。

【００１８】フラッシュメモリＦＭＲＹの書き込み消去
用高電圧を電源電圧レベル端子Ｖｃｃから供給される５
Ｖのような電圧から内部昇圧で得る場合には当該高電圧
専用の外部端子Ｖｐｐを省略できる。クロック入力端子
ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水
晶振動子に基づいて、クロック発振器９が生成するシス
テムクロックに同期して、シングルチップマイクロコン
ピュータ１０は動作する。あるいは外部クロックをＥＸ
ＴＡＬ端子に入力してもよい。システムクロックの１周
期を１ステートと呼ぶ。

【００１９】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントロー
ラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続
される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイ
マ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続
される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれ
バスコントローラ１４でインタフェースされる。特に制
限されないが、ＰＡＢとＰＤＢはそれが接続されている
機能ブロック内のレジスタアクセスに専ら用いられる。

【００２０】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ１４などの内蔵レジスタをリ
ード／ライトするために使用され、外部バスとは直接の
関係はない。

【００２１】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）１０はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビットまたは１６ビット、３２ビッ
トの何れにするかなどを決定する。必要に応じてモード
制御端子ＭＯＤＥは複数端子とされ、これらの端子への
入力状態の組合せで動作モードが決定される。

【００２２】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。上記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は上記スタートアドレスから順
次命令を実行する。

【００２３】このマイクロコンピュータ１０においてフ
ラッシュメモリＦＭＲＹはユーザプログラム、チューニ
ング情報、データテーブルなどを適宜格納する。ＲＯＭ
１５は、特に制限されないが、ＯＳのようなシステムプ
ログラムが格納される。

【００２４】ここで、ＣＰＵ１２によるフラッシュメモ
リＦＭＲＹの動作制御について説明する。フラッシュメ
モリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、Ｃ
ＰＵ１２などによってアクセス可能にされる。すなわ
ち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲ
ＥＧに対する制御情報の設定、メモリセルＭＣからデー
タを読み出すための読み出し動作を指示するときの上記
制御信号ＲＥＡＤの供給、アドレス信号の供給、書き込
みデータの供給を制御する。消去ベリファイ及び書き込
みベリファイのためのリード動作の指示はＣＰＵ１２が
行い、読み込んだデータをＣＰＵ１２がベリファイす
る。

【００２５】リセット端子ＲＥＳへのリセットの指示は
システム上に配置されたリセット回路から与えられる。
当該図示しないリセット回路は、パワーオンリセット又
は図示しないシステム上に配置されたリセットボタンの
押下操作、あるいはマイクロコンピュータ１０からの指
示に基づいて、リセット端子ＲＥＳへのリセットを指示
する。

【００２６】特に制限されないが、マイクロコンピュー
タ１０は、複数ビットから成るモード信号ＭＯＤＥが所
定の値にされるとフラッシュメモリＦＭＲＹに対する外
部からの直接アクセスを可能にする動作モードが設定さ
れる。この動作モードにおいて、ＣＰＵ１２は外部に対
する実質的な制御動作が停止若しくはＣＰＵ１２と内部
バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュ
メモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯ
Ｐ２を介して外部から直接アクセス可能にされる。この
動作モードにおいてマイクロコンピュータは見掛けフラ
ッシュメモリＦＭＲＹの単体チップと等価にされる。し
たがって、フラッシュメモリＦＭＲＹに対する上記全て
のアクセス制御情報は図示しない外部のデータ処理装置
などから供給されることになる。

【００２７】したがって、マイクロコンピュータ１０に
内蔵されたフラッシュメモリＦＭＲＹに対してプログラ
ムやデータを最初に書込む動作は、ＥＰＲＯＭライタの
ような書き込み装置を用いて能率的に行ったり、あるい
は内蔵ＣＰＵ１２の制御で行ったりすることができる。
後者にあってはマイクロコンピュータが回路基板に実装
された状態（オンボード状態）でも書き換えが可能であ
ることを意味する。

【００２８】ここで、上記フラッシュメモリＦＭＲＹの
原理について説明する。

【００２９】図１２にはフラッシュメモリの原理が示さ
れる。同図（Ａ）に例示的に示されたメモリセルは、２
層ゲート構造の絶縁ゲート型電界効果トランジスタによ
り構成されている。同図において、１はＰ型シリコン基
板、２は上記シリコン基板１に形成されたＰ型半導体領
域、３，４はＮ型半導体領域である。５はトンネル絶縁
膜としての薄い酸化膜６（例えば厚さ１０ｎｍ）を介し
て上記Ｐ型シリコン基板１上に形成されたフローティン
グゲート、７は酸化膜８を介して上記フローティングゲ
ート５上に形成されたコントロールゲートである。ソー
スは４によって構成され、ドレインは３，２によって構
成される。このメモリセルに記憶される情報は、実質的
にしきい値電圧の変化としてトランジスタに保持され
る。以下、特に述べないかぎり、メモリセルにおいて、
情報を記憶するトランジスタ（以下メモリセルトランジ
スタとも記す）がＮチャンネル型の場合について述べ
る。

【００３０】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート７及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート５に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図１０の（Ｂ）
に示されるように、そのコントロールゲート７からみた
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。

【００３１】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲート５か
らソース側に電子を引き抜くことによって実現される。
図１２の（Ｂ）に示されるように消去動作により記憶ト
ランジスタはそのコントロールゲート７からみたしきい
値電圧が低くされる。図１２の（Ｂ）では、書込み並び
に消去状態の何れにおいてもメモリセルトランジスタの
しきい値は正の電圧レベルにされる。すなわちワード線
からコントロールゲート７に与えられるワード線選択レ
ベルに対して、書込み状態のしきい値電圧は高くされ、
消去状態のしきい値電圧は低くされる。双方のしきい値
電圧とワード線選択レベルとがそのような関係を持つこ
とによって、選択トランジスタを採用することなく１個
のトランジスタでメモリセルを構成することができる。
記憶情報を電気的に消去する場合においては、フローテ
ィングゲート５に蓄積された電子をソース電極に引く抜
くことにより、記憶情報の消去が行われるため、比較的
長い時間、消去動作を続けると、書込み動作の際にフロ
ーティングゲート５に注入した電子の量よりも多くの電
子が引く抜かれることになる。そのため、電気的消去を
比較的長い時間続けるような過消去を行うと、メモリセ
ルトランジスタのしきい値電圧は例えば負のレベルにな
って、ワード線の非選択レベルにおいても選択されるよ
うな不都合を生ずる。尚、書込みも消去と同様トンネル
電流を利用して行うこともできる。

【００３２】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
５に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート７に印加される電
圧が比較的低い値に制限される。例えば、１Ｖ程度の低
電圧がドレインに印加されるとともに、コントロールゲ
ート７に５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００３３】図１３は上記メモリセルトランジスタを用
いたメモリセルアレイの構成原理を示す。同図には代表
的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示さ
れる。Ｘ，Ｙ方向にマトリクス配置されたメモリセルに
おいて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。

【００３４】図１４にはメモリセルに対する消去動作及
び書込み動作のための電圧条件の一例が示される。同図
においてメモリ素子はメモリセルトランジスタを意味
し、ゲートはメモリセルトランジスタの選択ゲートとし
てのコントロールゲートを意味する。同図において負電
圧方式の消去はコントロールゲートに例えば−１０Ｖの
ような負電圧を印加することによって消去に必要な高電
界を形成する。同図に例示される電圧条件から明らかな
ように、正電圧方式の消去にあっては少なくともソース
が共通接続されたメモリセルに対して一括消去を行うこ
とができる。したがって図１３の構成においてソース線
ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセル
Ｑ１乃至Ｑ４は一括消去可能にされる。ソース線分割方
式には図１３に代表的に示されるようなデータ線を単位
とする場合（共通ソース線をデータ線方向に延在させ
る）の他にワード線を単位とする場合（共通ソース線を
ワード線方向に延在させる）がある。一方、負電圧方式
の消去にあっては、コントロールゲートが共通接続され
たメモリセルに対して一括消去を行うことができる。

【００３５】図９には上記原理に則ったフラッシュメモ
リＦＭＲＹの具体的な構成例が示される。同図に示され
るフラッシュメモリＦＭＲＹは、８ビットのデータ入出
力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモ
リセルアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリセ
ルアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それ
らによって一つのメモリセルアレイを成す。

【００３６】それぞれのメモリセルアレイＡＲＹ０〜Ａ
ＲＹ７にはそれぞれ２層ゲート構造の絶縁ゲート型電界
効果トランジスタによって構成されたメモリセルがマト
リクス配置されて成るメモリセル群ＳＭを有する。

【００３７】同図においてＷ１１〜Ｗｉｊ全てのメモリ
セルアレイＡＲＹ０〜ＡＲＹ７に共通のワード線であ
る。同一行に配置されたメモリセルのコントロールゲー
トは、それぞれ対応するワード線に接続される。

【００３８】上記ソース線ＳＬにはインバータ回路のよ
うな電圧出力回路ＶＯＵＴから消去に利用される高電圧
Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作
は、消去制御回路ＥＣＯＮＴから出力される消去信号Ｅ
ＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブル
を示す）によって制御される。すなわち、消去信号ＥＲ
ＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは
高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセ
ルＭＣのソース領域に消去に必要な高電圧を供給する。
これによって、フラッシュメモリＦＭＲＹは全体が一括
消去可能にされる。

【００３９】上記ワード線Ｗ１１〜Ｗｉｊの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはＸデコーダ
ＸＡＤＥＣから出力される選択信号に基づいてワード線
を駆動する。データ読み出し動作においてワードドライ
バＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される電
圧Ｖｃｃと接地電位とを電源として動作され、選択され
るべきワード線を電圧Ｖｃｃによって選択レベルに駆動
し、非選択とされるべきワード線を接地電位のような非
選択レベルに維持させる。データの書き込み動作におい
てワードドライバＷＤＲＶは、高電圧Ｖｐｐと接地電位
とを電源として動作され、選択されるべきワード線を所
定の書き込み用高電圧レベルに駆動する。

【００４０】それぞれのメモリセルアレイＡＲＹ０〜Ａ
ＲＹ７において上記データ線ＤＬ０〜ＤＬ７はＹ選択ス
イッチＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通
接続される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ
制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込ま
れるＹアドレス信号ＡＹをＹデコーダＹＡＤＥＣが解読
することによって行われる。ＹデコーダＹＡＤＥＣの出
力選択信号は、後段のカラムドライバＹＤＲＶを介して
全てのメモリセルアレイＡＲＹ０〜ＡＲＹ７に共通に供
給される。したがって、カラムドライバＹＤＲＶの出力
選択信号のうちの何れか一つが選択レベルにされること
により、各メモリセルアレイＡＲＹ０〜ＡＲＹ７の共通
データ線ＣＤには１本のデータ線が接続される。

【００４１】メモリセルＭＣから共通データ線ＣＤに読
み出されたデータは選択スイッチＲＳを介してセンスア
ンプＳＡに与えられ、ここで増幅されて、データ出力バ
ッファＤＯＢを介してデータバスに出力される。上記選
択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッ
チ制御される。

【００４２】外部から供給される書き込みデータはデー
タ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬ
に保持される。データ入力ラッチＤＩＬに保持されたデ
ータが”０”のとき、書き込み回路ＷＲは選択スイッチ
ＷＳを介して共通データ線ＣＤに書き込み用の高電圧を
供給する。この書き込み用高電圧はＹ選択スイッチＹＳ
０〜ＹＳ７によって選択された何れかのデータ線を通し
て、ワード線によってコントロールゲートに高電圧が印
加されるメモリセルのドレインに供給され、これによっ
て当該メモリセルが書き込みされる。上記選択スイッチ
ＷＳは制御信号ＷＲＩＴＥによってスイッチ制御され
る。書き込みの各種タイミングや電圧の選択制御のよう
な書き込み動作手順は書き込み制御回路ＷＣＯＮＴが制
御する。この書き込み制御回路ＷＣＯＮＴに対する書き
込み動作の指示や書き込みベリファイ動作の指示、そし
て上記消去制御回路ＥＣＯＮＴに対する消去動作の指示
や消去ベリファイ動作の指示は、書き込み／消去用の制
御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥ
ＲＥＧはデータバスに接続可能にされ、外部から制御デ
ータの書き込みが可能にされる。

【００４３】上記制御レジスタＷＥＲＥＧは、Ｖｐｐビ
ット、ＰＶビット、Ｐビット、及びＥビットを有する。
Ｐビットは書き込み動作の指示ビットとされる。Ｅビッ
トは消去動作の指示ビットとされる。Ｖｐｐビット及び
Ｅビットが設定されることによって、これを参照する消
去制御回路ＥＣＯＮＴが所定の手順に従って消去のため
の内部動作を制御する。また、Ｖｐｐビット及びＰビッ
トが設定されることにより、これを参照する書き込み制
御回路ＷＣＯＮＴが所定の手順に従って書き込みのため
の内部動作を制御する。消去及び書き込みのための内部
動作は所定レベルの電圧を形成することによって行われ
る。消去ベリファイ動作は消去されたメモリセルに対し
て読み出し動作を行って消去が完了したか否かを検証す
る動作とされ、書き込みベリファイ動作は書き込みされ
たメモリセルから当該書き込みデータを読み出してこれ
を書き込みデータと比較することによって書き込みが完
了したか否かを検証する動作とされる。これらベリファ
イ動作は外部のＣＰＵ又はデータ処理装置がフラッシュ
メモリに対するリードサイクルを起動して行われる。

【００４４】冗長救済について説明する。

【００４５】救済情報を保持するための救済情報レジス
タＲＥＧが設けられる。この救済情報レジスタＲＥＧ
は、特に制限されないが、揮発性であり、マイクロコン
ピュータ１０に電源が投入される毎に実行されるパワー
オンリセット又はリセットスタートにより、不揮発性記
憶エリアから救済情報が転送される。不揮発性記憶エリ
アは、このフラッシュメモリＦＭＲＹのメモリセル群Ｓ
Ｍの一部を利用することができ、メモリセル群ＳＭの一
部に予め書き込まれていた救済情報が、パワーオンリセ
ット動作により、読み出されて救済情報レジスタＲＥＧ
にセットされる。

【００４６】また、メモリセルアレイＡＲＹ０〜ＡＲＹ
７では、データ入力バッファＤＩＢとデータ入力ラッチ
ＤＩＬとの間に書き込み系セレクタＷＳＥＬが設けら
れ、データ出力バッファＤＯＢとセンスアンプＳＡとの
間に読み出し系セレクタＲＳＥＬが設けられている。こ
こで、メモリセルアレイＡＲＹ０〜ＡＲＹ７のそれそれ
において、データ入力バッファＤＩＢ、データ出力バッ
ファＤＯＢ、書き込み系セレクタＷＳＥＬ、読み出し系
セレクタＲＳＥＬとを除いた部分を「メモリブロック」
と称して、メモリアレイと区別する。

【００４７】書き込み系セレクタＷＳＥＬは、正規書き
込み系に欠陥がある場合に、それに代えて冗長ブロック
ＳＰＡ内の冗長書込み系を選択する機能を有する。ま
た、読み出し系セレクタＲＳＥＬは、正規読み出し系に
欠陥がある場合に、それに代えて冗長ブロックＳＰＡ内
の冗長読み出し系を選択する機能を有する。書き込み系
セレクタＷＳＥＬ及び読み出し系セレクタＲＳＥＬの選
択は、救済情報レジスタＲＥＧのセット情報に従って行
われる。

【００４８】図１には、カラム系直接周辺回路付近の構
成が示される。

【００４９】上記冗長救済のための冗長ブロックＳＰＡ
は、基本的にはメモリセルアレイＡＲＹ０，ＡＲＹ１，
ＡＲＹ２，…において、データ入力バッファＤＩＢ、デ
ータ出力バッファＤＯＢ、書き込み系セレクタＷＳＥ
Ｌ、読み出し系セレクタＲＳＥＬを除いた部分（メモリ
ブロックと称する）と同等の構成とされる。また、冗長
ブロックＳＰＡによって救済されるか否かにかかわず、
冗長ブロックＳＰＡ内のＹ選択スイッチやセンスアンプ
ＳＡなどは、他のメモリセルアレイＡＲＹ０，ＡＲＹ
１，ＡＲＹ２，…内のそれと同様に動いている。ただ
し、冗長ブロックＳＰＡがメモリブロックの代替として
選択されるか否かは救済レジスタＲＥＧの記憶情報によ
る。例えば、冗長ブロックＳＰＡ内に欠陥（×印で示さ
れる）があり、当該メモリブロックを使用しないことが
救済情報レジスタＲＥＧにセットされているものとする
と、そのような情報がセットされている限り、メモリセ
ルアレイＡＲＹ０における書き込み系セレクタＷＳＥＬ
により冗長ブロックＳＰＡ内の書き込み系が選択され、
メモリセルアレイＡＲＹ０における読み出し系セレクタ
ＲＳＥＬにより冗長ブロックＳＰＡ内の読み出し系が選
択される。

【００５０】ここで、一般的な冗長救済では、救済すべ
きアドレス情報をレジスタなどの記憶手段に記憶させて
おき、フラッシュメモリアクセスのために入力されたア
ドレスが救済アドレスと一致するか否かの判別を行い、
その判別において、救済アドレスと一致する判断された
場合に、正規データ線に代えて救済データ線が選択され
るようになっているが、図１に示される構成では、その
ようなアドレス比較が行われない。つまり、救済レジス
タＲＥＧに書き込まれた救済情報に従って書き込み系セ
レクタＷＳＥＬ及び読み出し系セレクタＲＳＥＬの選択
動作が決定されてしまい、所定のメモリブロックが救済
されている場合には、そのメモリブロックに代えて冗長
ブロックＳＰＡがリード・ライト動作に関与されるた
め、アドレス信号が入力される毎にアドレス判別を行う
必要が無い。そのように、冗長救済されているにもかか
わらず、アドレス判定が不要とされることで、フラッシ
ュメモリアクセスの高速化が達成される。

【００５１】図２には、メモリセルアレイＡＲＹ０に対
応する上記書き込み系セレクタＷＳＥＬ及び読み出し系
セレクタＲＳＥＬの構成例が示される。

【００５２】書き込み系セレクタＷＳＥＬは、特に制限
されないが、次のように構成される。

【００５３】ｐチャンネル型ＭＯＳトランジスタ２０４
とｎチャンネル型ＭＯＳトランジスタ２０５とが並列接
続され、ｎチャンネル型ＭＯＳトランジスタ２０７とｐ
チャンネル型ＭＯＳトランジスタ２０８とが並列接続さ
れる。また、ｐチャンネル型ＭＯＳトランジスタ３０４
とｎチャンネル型ＭＯＳトランジスタ３０５とが並列接
続され、ｎチャンネル型ＭＯＳトランジスタ３０７とｐ
チャンネル型ＭＯＳトランジスタ３０８とが並列接続さ
れる。

【００５４】インバータ２０６，２０９が設けられ、デ
ータ入力バッファＤＩＢの出力端子がこのインバータ２
０６、及びＭＯＳトランジスタ２０４，２０５の並列回
路を介してインバータ２０９に接続される。このインバ
ータ２０９の出力端子は、図９に示される選択スイッチ
ＷＳに結合される。

【００５５】インバータ３０９，３０６が設けられ、図
９に示される選択スイッチＲＳの一端がインバータ３０
９、及びＭＯＳトランジスタ３０４，３０５の並列回路
を介してインバータ３０６に伝達される。このインバー
タ３０６の出力端子はデータ出力バッファＤＯＢに結合
される。

【００５６】また、上記インバータ２０６の出力端子
は、ＭＯＳトランジスタ２０７，２０８の並列回路を介
して冗長ブロックＳＰＡの書き込み系に結合される。さ
らに、この冗長ブロックＳＰＡの読み出し系は、ＭＯＳ
トランジスタ３０７，３０８、及びインバータ３０６を
介してデータ出力バッファＤＯＢに結合される。

【００５７】そして、救済情報をデコードするためのナ
ンドゲート２０１、このナンドゲート２０１の出力信号
を反転するためのインバータ２０２が設けられ、このイ
ンバータ２０２の出力信号によって、ｐチャンネル型Ｍ
ＯＳトランジスタ２０４，３０４，ｎチャンネル型ＭＯ
Ｓトランジスタ２０７，３０７の動作が制御される。ま
た、上記ナンドゲート２０１の出力信号によって、ｎチ
ャンネル型ＭＯＳトランジスタ２０５，３０５，２０
８，３０８の動作が制御される。

【００５８】上記の構成において、救済情報によりメモ
リセルアレイＡＲＹ０が指定されていない場合には、ナ
ンドゲート２０１の出力信号がハイレベル、インバータ
２０２の出力信号がローレベルとされる。これにより、
ｐチャンネル型ＭＯＳトランジスタ２０４，３０４、ｎ
チャンネル型ＭＯＳトランジスタ２０５，３０５がオン
されて、読み出し書き込みは、メモリセルアレイＡＲＹ
０に対して行われる。

【００５９】それに対して、救済情報によりメモリセル
アレイＡＲＹ０が指定されている場合には、ナンドゲー
ト２０１の出力信号がローレベル、インバータ２０２の
出力信号がハイレベルとされる。これにより、ｎチャン
ネル型ＭＯＳトランジスタ２０７，３０７、ｐチャンネ
ル型ＭＯＳトランジスタ２０８，３０８がオンされて、
冗長ブロックＳＰＡが選択される。つまり、欠陥を有す
るメモリセルアレイＡＲＹ０に代えて、冗長ブロックＳ
ＰＡが使用される。

【００６０】尚、他のメモリセルアレイＡＲＹ１〜ＡＲ
Ｙ７に対応する書き込み系セレクタＷＳＥＬ及び読み出
し系セレクタＲＳＥＬも同様に構成される。

【００６１】図１０にはオンボード状態での欠陥救済手
順の一例が示される。同図の手順は上記フラッシュメモ
リＦＭＲＹの構成に対応されるものであり、説明を明瞭
にするために冗長ブロックが１個の場合を想定し、その
制御主体をマイクロコンピュータ内蔵のＣＰＵ１２とす
る。

【００６２】先ずＣＰＵ１２がメモリセルＭＣに対する
消去書込みを行い（ステップＳ１）、それに対するベリ
ファイで異常があるかを検証し（ステップＳ２）、異常
がなければ救済不要とされる。異常がある場合にはＣＰ
Ｕ１２によって不良メモリブロックがチェックされ（ス
テップＳ３）、ＣＰＵ１２が救済モード信号にてフラッ
シュメモリＦＭＲＹに救済プログラムモードを設定する
（ステップＳ５）。この動作モードを設定した後、ＣＰ
Ｕ１２はフラッシュメモリＦＭＲＹの書込み／消去制御
レジスタＷＥＲＥＧにＶｐｐビットとＰビットをセット
して書込みモードを設定し、当該不良メモリセルを含む
メモリセルアレイを指定する救済情報を書込みデータと
してフラッシュメモリＦＭＲＹに供給して、所定の記憶
エリアに書き込む（ステップＳ６）。その後ＣＰＵ１２
は、通常モードに戻され（ステップＳ７）、所定の入出
力ポートを介して外部のリセット回路にシステムリセッ
ト信号出力を指示する。このとき、上記書込みに供され
るデータ又はプログラムは、マイクロコンピュータ１０
のリセット状態によっても失われないように図示しない
２次記憶装置などに退避される。これによってマイクロ
コンピュータ１０はリセットされ、それと共にマイクロ
コンピュータ内部のリセット信号ＭＤ２がアクティブレ
ベルにされてフラッシュメモリＦＭＲＹに救済情報ラッ
チモードが設定される（ステップＳ８）。ステップＳ８
のリセットスタートにより、ステップＳ６で書込まれた
救済情報が救済情報レジスタＲＥＧにロードされ、当該
救済情報による欠陥救済が可能な状態にされる。その
後、外部からの割込みなどにより、冗長ブロックＳＰＡ
のメモリセルに不良がないかを更に検証するため再度消
去、書込みが行われ（ステップＳ９）、それに対してベ
リファイが行われ（ステップＳ１０）、異常がなければ
処理を終了し、異常があれば冗長ブロックＳＰＡに欠陥
があることなり、当該フラッシュメモリＦＭＲＹは不良
とされる。

【００６３】上記制御手順は単体チップとしてのフラッ
シュメモリＦＭＲＹに対しても外部のＣＰＵ又はデータ
処理装置が同様に行うことができる。

【００６４】図１１には上記処理手順による書込むべき
データ又はプログラムを外部のホスト装置から受る場合
のシステム構成例が示される。特に制限されないがホス
ト装置（パーソナルコンピュータ，ワークステーション
など）２０は実装基板上のマイクロコンピュータ１０の
ＳＣＩ１８とインタフェースされ、書込みデータ又はプ
ログラムはＣＰＵ１２を介してフラッシュメモリＦＭＲ
Ｙに与えられる。図１１において２３はリセット回路を
含むＴＴＬ回路である。２２は図１０のステップＳ８で
行われるリセットスタートのためのシステムリセット信
号であり、２１はリセット回路にシステムリセット信号
２２を出力させるための指示信号とされる。図１１のよ
うな場合には、上記ステップＳ８のリセットスタートの
直前において書込み対象データやプログラムの退避は不
要である。また、ステップＳ９を開始するための指示
は、ホスト装置２０がＣＰＵ１２に与えればよい。以上
のような書き換えはマイクロコンピュータ１０のユーザ
が行うことができる。ユーザによる書込みは実装基板に
実装状態でのみ許容することに限定されず、汎用ＰＲＯ
Ｍライタのような書込み装置にソケットアダプタを介し
てマイクロコンピュータ１０を装着して行えるようにす
ることも可能である。

【００６５】上記した例によれば、以下の作用効果を得
ることができる。

【００６６】（１）救済情報レジスタＲＥＧに書き込ま
れた救済情報に従って書き込み系セレクタ及び読み出し
系セレクタの選択動作が決定されてしまうので、アドレ
ス信号が入力される毎に当該アドレスが冗長救済にかか
るものか否かのアドレス判別を行う必要が無い。そのよ
うにアドレス信号が入力される毎にアドレス判定を行う
必要がないので、フラッシュメモリアクセスの高速化が
達成される。

【００６７】（２）また、オンボード書き換えが可能と
されるから、経時的なフラッシュメモリセルの特性劣化
による欠陥をも簡単に救済することができる。

【００６８】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

【００６９】例えば、図３に示されるように、書込み時
のみアサートされる書き込み状態信号Ｓｉｇ１によって
制御されるトライステートバッファ３０９、及び読み出
し時のみアサートされる読み出し制御信号Ｓｉｇ２によ
って動作制御されるトライステートバッファ３０８を設
けることにより、ＭＯＳトランジスタ２０４，２０５の
並列回路、及びＭＯＳトランジスタ３０４，３０５の並
列回路を、読み出し時と書込み時とで共用することがで
きる。尚、この場合、冗長ブロックにおいても、上記書
き込み状態信号Ｓｉｇによって動作制御されるトライス
テートバッファ１０９を設ける。

【００７０】また、図４に示されるように、インバータ
２０２の出力信号に基づいて動作制御されるｎチャンネ
ル型ＭＯＳトランジスタ１１０を設けることができる。
救済情報に基づいてナンドゲート２０１の出力信号がロ
ーレベルにされ、インバータ２０２の出力信号がハイレ
ベルにされた場合にｎチャンネル型ＭＯＳトランジスタ
１１０がオンされて、インバータ２０９の入力端子がグ
ランド（低電位側電源Ｖｓｓ）レベルに固定される。つ
まり、冗長救済によって使用されなくなったメモリブロ
ックについては、それに含まれる全てのデータ線の電位
がグランドレベルなどに固定することができる。それに
より、冗長救済によって使用されなくなったブロックに
ついてのデータ線に、書き込み動作毎に所定の書き込み
電圧が印加されて、さらに深い書き込みが行われてしき
い値がデプリートされるのが排除される。

【００７１】書き込み系セレクタＷＳＥＬや読み出し系
セレクタＲＳＥＬの選択数を増加させることができる。
例えば、読み出し系に着目した場合の構成例が図５に示
されるように、読み出しブロック３２個に対して冗長ブ
ロックが２個設けられ、全ての読み出し系セレクタＲＳ
ＥＬに冗長ブロックＳＰＡ１，ＳＰＡ２が結合されるこ
とにより、図５に示される全ての読み出しブロックのう
ちの２つまでの救済が可能となる。また、図５では救済
する範囲を限定し、読み出し系ブロック１６個毎に１個
の割合で冗長ブロックＳＰ１，ＳＰ２が配置される。こ
の場合、１個の読み出し系セレクタＲＳＥＬには冗長ブ
ロックＳＰＡ１又はＳＰＡ２が結合される。

【００７２】また、冗長救済によって使用されなくなっ
たセンスアンプ等を非活性状態とすることで、消費電力
の低減を図るようにしても良い。例えば図７に示される
ように、センスアンプ活性信号と、インバータ２０２の
出力信号とのノア論理を得るノアゲート１１１を設け、
このノアゲート１１１の出力信号によってセンスアンプ
ＳＡの活性状態、及び非活性状態の切り換えを行うよう
にすれば、救済情報によってナンドゲート２０１の出力
信号がローレベルとされ、インバータ２０２の出力信号
がハイレベルとされた場合に、当該メモリセルアレイＡ
ＲＹ０に属するセンスアンプＳＡ等は上記ナンドゲート
１１１の出力論理によって非活性状態に固定され、セン
スアンプＳＡ等での電流消費を回避することができる。
このことは、フラッシュメモリの消費電流を低減してマ
イクロコンピュータ１０の消費電流の低減を図る上で有
効とされる。

【００７３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＥＥＰＲＯＭやＥＰ
ＲＯＭなどの半導体記憶装置及びそれを含むデータ処理
装置に広く適用することができる。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７５】すなわち、欠陥を含むメモリブロックを救
済するための冗長ブロックと、救済情報を保持する救済
情報保持手段と、この救済情報保持手段の保持情報に基
づいて、欠陥を有するメモリセルアレイに代えて上記冗
長ブロックを選択して回路動作に関与させる選択手段と
を設けることにより、欠陥を有するメモリセルアレイに
代えて上記冗長ブロックを選択して回路動作に関与させ
ることができ、それにより、アドレス信号が入力される
毎に当該入力アドレスと冗長アドレスとの比較が不要と
されるので、メモリアクセスの高速化を図ることができ
る。

【００７６】上記救済情報保持手段からの救済情報に基
づいて不使用とされるメモリセルアレイにおけるデータ
線の論理レベルを強制的に固定するための素子を設ける
ことにより、不使用とされるメモリセルアレイに不所望
な書き込みを排除することができる。不使用とされるメ
モリブロックに含まれる回路への電流供給を停止させる
ための論理回路を設けることにより、半導体記憶装置、
さらにはそれを含むデータ処理装置における消費電流の
低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるフ
ラッシュメモリにおける主要部の構成例ブロック図であ
る。

【図２】図１に示されるフラッシュメモリにおける主要
部の詳細な回路図である。

【図３】上記フラッシュメモリにおける主要部の別の構
成例回路図である。

【図４】上記フラッシュメモリにおける主要部の別の構
成例回路図である。

【図５】上記フラッシュメモリにおける主要部の別の構
成例ブロック図である。

【図６】上記フラッシュメモリにおける主要部の別の構
成例ブロック図である。

【図７】上記フラッシュメモリにおける主要部の別の構
成例回路図である。

【図８】上記フラッシュメモリを含むマイクロコンピュ
ータの構成例ブロック図である。

【図９】上記フラッシュメモリの全体的な構成例ブロッ
ク図である。

【図１０】オンボード状態でのフラッシュメモリに対す
る欠陥救済手順の一例を示すフローチャートである。

【図１１】オンボード状態でのフラッシュメモリ書き換
えのための一例システムブロック図である。

【図１２】フラッシュメモリの原理説明図である。

【図１３】フラッシュメモリにおけるメモリセルアレイ
の原理的な回路図である。

【図１４】フラッシュメモリのメモリセルに対する消
去、書込み動作のための電圧条件の一例説明図である。

【符号の説明】

１０ マイクロコンピュータ １２ ＣＰＵ １３ ＤＭＡＣ １４ ＢＳＣ １５ ＲＯＭ １６ ＲＡＭ １７ タイマ １８ ＳＣＩ １９ ＣＰＧ ＦＭＲＹ フラッシュメモリ ＲＥＧ 救済情報レジスタ ＳＰＡ 冗長ブロック ＤＩＢ データ入力バッファ ＤＯＢ データ出力バッファ ＳＡ センスアンプ ＹＤＲＶ カラムドライバ ＹＡＤＥＣ Ｙデコーダ

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 田中 利広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大島 隆文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性記憶素子がマトリクス配
   置されたメモリブロックが複数設けられ、上記不揮発性
   記憶素子に対して電気的な書込みを可能とする半導体記
   憶装置において、 欠陥を含む上記メモリブロックの代替としての冗長ブロ
   ックと、 救済情報を保持する救済情報保持手段と、 上記救済情報保持手段の保持情報に基づいて、欠陥を有
   するメモリブロックに代えて上記冗長ブロックを選択し
   て回路動作に関与させる選択手段と、 を含むことを特徴とする半導体記憶装置。
2. 【請求項２】 上記救済情報保持手段からの救済情報に
   基づいて不使用とされるメモリブロックにおけるデータ
   線の論理レベルを強制的に固定するための素子を含む請
   求項１記載の半導体記憶装置。
3. 【請求項３】 上記救済情報保持手段からの救済情報に
   基づいて不使用とされるメモリブロックに含まれる回路
   への電流供給を停止させるための論理ゲートを含む請求
   項１又は２記載の半導体記憶装置。
4. 【請求項４】 請求項１乃至３の何れか１項記載の半導
   体記憶装置を同一半導体基板に含み、当該不揮発性半導
   体記憶装置をアクセス制御可能な中央処理装置を備えて
   成るデータ処理装置。
5. 【請求項５】 請求項１乃至３のいずれか１項記載の半
   導体記憶装置と、 上記半導体記憶装置をアクセス制御可能であって、不揮
   発性記憶素子に救済情報を書込む第１の制御モードと、
   内部初期化動作において上記不揮発性記憶素子から上記
   救済情報保持手段に救済情報を転送する第２の制御モー
   ドとを有する中央処理装置と、 を含んで１個の半導体基板に形成されて成るデータ処理
   装置。