JP2004342187A

JP2004342187A - 半導体集積回路及びマイクロコンピュータ

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Publication number: JP2004342187A
Application number: JP2003135555A
Authority: JP
Inventors: Hayato Arikawa; 隼人有川; Hiroshi Sonoyama; 浩史園山; Yasunori Fujisaki; 泰則藤崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-05-14
Filing date: 2003-05-14
Publication date: 2004-12-02

Abstract

【課題】不揮発性メモリにおけるコントロールゲートとソース又はドレインとの経時的なショート不良による救済を可能にする。
【解決手段】メモリブロックは正規のメモリブロック（２，４）と正規のメモリブロックに対する予備のメモリブロック（３）を有し、正規のメモリブロックの一部は救済情報の格納領域（４）とされる。メモリブロックは、他のメモリブロックとウェル領域が分離され、ウェル領域に電気的に消去及び書き込み可能な不揮発性メモリセルが形成され、消去単位とされる。制御回路（１１）は、救済情報で示される正規のメモリブロックへのアクセスを検出すると正規メモリブロックアクセスを対応予備メモリブロックアクセスに切り換え、消去エラーの発生を検出したときは当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報を追加する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリを有する半導体集積回路における欠陥救済技術に関し、例えばフラッシュメモリモジュールをオンチップで備えたマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリモジュールの欠陥救済方式として、冗長メモリセルに置き換える不良メモリセルを特定するための救済情報の格納領域としてヒューズプログラム回路に代えてフラッシュメモリモジュールを用いる技術が提供されている（特許文献１参照）。
【０００３】
また、不揮発性メモリの使用時に発生するメモリ素子の欠陥、特に情報書き込み時に発生する書き込み不良から不揮発性メモリを救済するために、新たな欠陥が発生したとき、その欠陥アドレスを不良アドレスメモリに記憶し、そのアドレスに対応するデータを冗長メモリ領域に記憶して自動書き込みを行うようにする技術が提供されている（特許文献２）。
【０００４】
【特許文献１】
特開２００２−１５０７８９号公報
【特許文献２】
特開平８−３１１９０号公報
【０００５】
【発明が解決しようとする課題】
本発明者は所謂ＮＯＲ型フラッシュメモリアレイにおけるショート不良による消去不良について検討した。所謂ＮＯＲ型フラッシュメモリアレイとは、例えばフローティングゲートを持つスタックドゲート構造の不揮発性メモリセルのドレインをビット線に、ソースをソース線に、コントロールゲートをワード線に接続し、ビット線を共有するメモリセルをアドレスデコード信号によって択一的に選択し、選択したメモリセルの記憶情報をビット線に読み出し可能にする構成を有する。この構成においては、不揮発性メモリセルのソース、ドレインはコンタクトホールを介して上層のソース線、ビット線に接続する。要するに、コントロールゲートを構成するワード線を挟んで両側にソース、ドレインに接続するコンタクトホールが臨むことになる。素子の微細化に伴って、前記コンタクトホールとワード線との隙間が狭くなり、コンタクトホールのプラグ（充填導電材料）とワード線のショート不良が発生し易くなる。更に、フローティングゲートのトンネル酸化膜の破壊電界強度に比べ、コンタクトホールのプラグとワード線との間の絶縁破壊電界強度の方が小さくなる。これは、コンタクトホールのプラグとワード線との間の絶縁膜はＣＶＤ法による疎な膜であるため、トンネル酸化膜に比べて電界強度が低くなるからである。微細化が進み、メモリセルピッチが１μｍ以下になると、コンタクトホールのプラグとワード線との間の実動作電界が強くなり、経時的なショート不良の発生が顕在化することが明らかにされた。
【０００６】
コンタクトホールのプラグとワード線のショートが一個所でも発生すると、消去電圧の印加不良を生ずることが本発明者によって明らかにされた。例えば、コントロールゲートに負の高電圧、ウェル領域に正電圧を印加して、フローティングゲートに注入された電子をウェル領域に引き抜いて消去を行うとする。このとき、コントロールゲートとソース又はドレインとがショートしていると、コントロールゲートの負電圧がウェル領域にリークして、消去に必要な電界強度を得ることができなくなる。これにより、前記ショート不良を生じたメモリセルが形成されているウェル領域全体が不良化する。電圧加速によるスクリーニングを試みようとしても、既に実動作でＭＯＳの限界耐圧に近い動作となっているので、事実上電圧加速によるスクリーニングは困難な状態になってきている。よって、出荷後経時的に前記ショート不良を生ずる虞は避けられなくなっている。上記従来技術の何れにもその様な着眼点は示されていない。
【０００７】
本発明の目的は、コントロールゲートとソース又はドレインとの経時的なショート不良による欠陥救済が可能な不揮発性メモリを有する半導体集積回路を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明に係る半導体集積回路は、複数個のメモリブロックと制御回路を有する。前記複数のメモリブロックは正規のメモリブロックと前記正規のメモリブロックに対する予備のメモリブロックを有し、前記正規のメモリブロックの一部は予備のメモリブロックとこれによって置き換えられる正規のメモリブロックとの対応を定義する救済情報の格納領域とされる。前記メモリブロックは、他のメモリブロックとウェル領域が分離され、ウェル領域に電気的に消去及び書き込み可能な不揮発性メモリセルが複数個形成されると共に、不揮発性メモリセルの消去単位とされる。前記制御回路は、前記救済情報で示される正規のメモリブロックへのアクセスを検出したときは、前記正規メモリブロックへのアクセスを対応する予備メモリブロックへのアクセスに切り換え、消去エラーの発生を検出したときは、当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報を追加する。
【００１１】
上記した手段によれば、消去不良が発生する毎に消去単位であるブロック単位で救済を行うから、コントロールゲートとソース又はドレインとの経時的なショート不良による欠陥救済が可能である。
【００１２】
回路素子の微細化が進み高電圧スクリーニングが難しくてスクリーニングが不足し、メモリブロック内のメモリセルに一律に高電圧がかかる消去動作中の不良が増加しても、消去不良は自動的に救済されるから、システム実装（オンボード）後における致命的な不良発生を減少させることができる。メモリブロック内のメモリセルに一律に高電圧がかかる消去動作時の不良を自動救済するからスクリーニング工程を簡略化して製造コストを下げることも可能になる。
【００１３】
〔２〕本発明の具体的な形態として、前記救済情報の格納領域は、イネーブルビット及び救済メモリブロックアドレスのペアを一単位として格納する複数の記憶単位から構成される。前記制御回路は、前記記憶単位の配列を予備メモリブロックの配列に対応させて救済メモリブロックアドレスを置き換え用の予備のメモリブロックに関連付ける。
【００１４】
前記イネーブルビットが第１の値であるとき対応する記憶単位は使用済み、イネーブルビットが第２の値であるとき対応する記憶単位は未使用であると判断し、未使用の記憶単位を救済情報の追加領域とする。
【００１５】
前記制御回路は、追加すべき救済メモリブロックアドレスと一致するアドレスが既に登録されていないことを条件に救済情報の追加を行い、既に登録されている場合はエラー終了とする。一つの救済メモリブロックアドレスに対して１回だけ救済を認めるだけであるから制御が簡単である。
【００１６】
記憶単位に対しては、消去によって第２の値に初期化し、未使用の記憶単位を第２の値に揃えることが望ましい。
【００１７】
その場合には、救済情報の記憶単位に対する救済情報の追加は書き込みによって行えばよい。書き換えのための消去を繰返すことを要しない。追加書き込みで対処することができるから、救済情報の設定が容易であり、救済情報の記憶領域それ自体が消去エラーを生ずることを抑止することができ、消去エラーに対する高信頼性に資することができる。
【００１８】
〔３〕本発明の別の具体的な形態として、前記制御回路は、救済情報を追加したとき当該救済情報に係る予備のメモリブロックに対する消去ベリファイを行なって消去状態か否かを判定し、消去完了でないときは当該予備のメモリブロックに対して消去を行なう。代替された予備メモリブロックに対する信頼性を向上させるためである。
【００１９】
〔４〕本発明の更に別の具体的な形態として、電源投入に応答して所定のメモリブロックから救済情報がロードされるレジスタを有し、前記制御回路は、前記救済情報で示される正規のメモリブロックへのアクセス検出には前記レジスタにロードされた救済情報を利用し、前記救済情報の追加は前記レジスタとメモリブロックの双方に対して行う。メモリブロックよりもレジスタにロードされた救済情報の方が高速に読み出すことができる。追加された救済情報はその都度メモリブロックに退避した方が電源遮断や半導体集積回路の暴走等による救済情報の不所望な破壊を防止することができる。
【００２０】
〔５〕本発明の更に別の具体的な形態として、前記不揮発性メモリセルはウェル領域にソース、ドレイン、及びチャネル領域を有し、前記チャネル領域の上にゲート絶縁膜を介する電荷蓄積領域と層間絶縁膜を介するコントロールゲートとを有する。前記ソースはコンタクホールを介してソース線に、ドレインはコンタクトホールを介してビット線に接続される。所謂ＮＯＲ形式の不揮発正メモリでは消去時に比較的高い確率で前記ショート不良が生ずるので、消去不良に起因して救済を行うのが救済を施す上で効果的である。
【００２１】
前記消去は、例えばウェル領域とコントロールゲートの間の電界によって蓄積領域からウェル領域に又はコントロールゲートに電荷を引き抜く処理である。前記制御回路は、例えば中央処理装置とその動作プログラムによってその一部の機能を実現してよい。
【００２２】
〔６〕本発明の別の観点による半導体集積回路は、中央処理装置と、中央処理装置によってアクセス制御される不揮発性メモリとを有する。前記不揮発性メモリは、正規のメモリブロックと前記正規のメモリブロックに対する予備のメモリブロックを有し、一部の正規のメモリブロックは予備のメモリブロックとこれによって置き換えられる正規のメモリブロックとの対応を定義する救済情報の格納領域とされ、前記メモリブロックは他のメモリブロックとウェル領域が分離され、ウェル領域に電気的に消去及び書き込み可能な不揮発性メモリセルが複数個形成されると共に、不揮発性メモリセルの消去単位とされ、前記救済情報で示される正規のメモリブロックへのアクセスでは前記正規メモリブロックへのアクセスが対応する予備メモリブロックへのアクセスに切り換えられ、消去エラーが発生したときは当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報が追加される。
【００２３】
本発明の具体的な形態として、前記不揮発性メモリは前記中央処理装置の動作プログラムを保有し、前記不揮発性メモリから動作プログラムが転送されるＲＡＭを有し、前記中央処理装置はＲＡＭに転送された動作プログラムを実行可能である。不揮発性メモリに対する救済処理や救済情報の追加処理は中央処理装置に所定の動作プログラムを実行させて制御することが可能である。
【００２４】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の一例としてフラッシュメモリ１を示す。同図に示されるフラッシュメモリ１は、例えば単結晶シリコンのような半導体基板に公知の半導体集積回路製造技術によって形成される。
【００２５】
フラッシュメモリ１は、多数の不揮発性メモリセルがマトリクス配置されたメモリアレイとして、主メモリアレイ２、冗長メモリアレイ３、救済情報アレイ４を有する。前記メモリアレイ２，３，４は夫々複数のメモリブロックを有する。前記主メモリ２及び救済情報アレイ４が有するメモリブロックは正規のメモリブロックとして位置付けられる。前記冗長メモリアレイ３が有するメモリブロックは前記正規のメモリブロックに対する予備のメモリブロックとして位置付けられる。救済情報アレイ４は予備のメモリブロックとこれによって置き換えられる正規のメモリブロックとの対応を定義する救済情報の格納領域とされる。
【００２６】
図２には２個のメモリブロックＢＬＫが代表的に示される。ビット線はメモリブロックに共通の主ビット線ＧＢＬとメモリブロック内のローカルな副ビット線ＳＢＬとによる階層ビット線構造を有する。メモリブロックＢＬＫ内において１本の主ビット線ＧＢＬに２本の副ビット線ＳＢＬと１本のソース線ＳＬが設けられる。ソース線ＳＬの一端は回路の接地電圧ＶＳＳに接続される。ソース線ＳＬの左右には不揮発性メモリセルＭＣのソースが接続され、不揮発性メモリセルＭＣのドレインには左右の副ビット線ＳＢＬ、ＳＢＬが接続される。分離スイッチＤＳＷはメモリブロック毎に４本の副ビット線選択信号ＳＧによりスイッチ制御される。副ビット線選択信号ＳＧは、１本の主ビット線毎に１本の副ビット線を選択するようにアドレス信号に従って１個のメモリブロックに対して２本が選択レベルにされる。不揮発性メモリセルＭＣの選択端子は行毎にワード線ＷＬに接続され、メモリアレイの中から１本が選択され、選択されたメモリセルＭＣのドレインは、サブビット線ＳＢＬ及び選択された分離スイッチＤＳＷを介して主ビット線ＧＢＬに導通される。
【００２７】
図２のメモリアレイの構成は所謂ＮＯＲ型の一種である。主ビット線ＧＢＬはカラムスイッチＣＳＷを介して相補共通データ線ＣＤ，ＣＤ＊に選択的に導通される。カラムスイッチＣＳＷはカラム選択信号ＣＡＬによってスイッチ制御され、一方の共通データ線ＣＤ側に１本の主ビット線ＧＢＬを、他方の共通データ線ＣＤ＊側に別の１本の主ビット線ＧＢＬを導通させる。相補共通データ線ＣＤ，ＣＤ＊はセンスアンプＳＡに接続され、相補共通データ線ＣＤ，ＣＤ＊の電位差を増幅する。
【００２８】
特に制限されないが、図２のメモリブロックの構成では１ビットの情報を所定の２個の不揮発性メモリセルを用いて相補データとして記憶する。２本の読み出し主ビット線ＧＢＬの選択はカラムアドレス信号の上位デコード信号に従ってカラムスイッチＣＳＷを選択することによって行なわれ、読み出し副ビット線ＳＢＬの選択はカラムアドレス信号の下位デコード信号に従って２本の副ビット線選択信号ＳＧを選択することによって行なわれる。読み出しワード線の選択はロウアドレス信号のデコード信号に従って１本のワード線を選択することによって行なわれる。不揮発性メモリセルに対する書き込みは、特に制限されないが、ワード線単位で行なわれる。前記主ビット線ＧＢＬの一端には図示を省略する書込みデータラッチ回路が設けられ、外部から供給される書込みデータは、アドレス信号に従ったカラムスイッチＣＳＷの選択動作を介して前記書込みデータラッチ回路にセットされる。書込みデータラッチ回路にセットされた書込みデータの論理値にしたがって主ビット線ＧＢＬの書き込み制御電圧が決定される。
【００２９】
前記メモリブロックＢＬＫは、他のメモリブロックＢＬＫとウェル領域ＷＥＬＬが分離され、ウェル領域ＷＥＬＬに電気的に消去及び書き込み可能な前記不揮発性メモリセルＭＣが複数個形成されていて、不揮発性メモリセルＭＣの消去単位とされる。
【００３０】
図３には不揮発性メモリセルの一例が示される。同図に示される不揮発性メモリセルは所謂スタックドゲート構造とされる。不揮発性メモリセルＭＣは、ソース線ＳＬに接続されるソース２１とビット線ＳＢＬに接続するドレイン２２の間にチャネル領域２０が形成され、このチャネル領域２０の上に、ゲート絶縁膜を介して電荷蓄積領域としてのフローティングゲート２３が形成され、その上に酸化膜を介してコントロールゲート２４が形成される。フローティングゲート２３はポリシリコン層によって構成される。コントロールゲート２４はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。
【００３１】
書き込みをホットキャリア注入とする場合の動作電圧は以下の通りである。例えば書き込みは、ワード線電圧Ｖｇを１０Ｖ、ビット線電圧Ｖｄを５Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとし、ドレイン２２からフローティングゲート２３へのホットキャリア注入によって行なう。消去はワード線電圧Ｖｇを負の高電圧例えば−１０Ｖ、ウェル電位Ｖｗを１０Ｖ、ビット線ＳＢＬ及びソース線ＳＬを高インピーダンスとし、フローティングゲート２３から電子をウェル領域ＷＥＬＬに引き抜くことによって行なう。読み出しは、ワード線電圧Ｖｇを電源電圧ＶＤＤ、ビット線電圧Ｖｄを電源電圧ＶＤＤ、ソース線電圧Ｖｓを回路の接地電圧ＶＳＳ（０Ｖ）、ウェル電位Ｖｗを０Ｖとして行う。消去及び書き込み処理では、ワード線ＷＬ及びウェル領域ＷＥＬＬに高圧を印加することが必要になる。
【００３２】
書き込みをＦＮトンネルとする場合の動作電圧は以下の通りとされる。例えば書き込みは、ワード線電圧Ｖｇを−１０Ｖ、ビット線電圧Ｖｄを１０Ｖ、ソース線電圧Ｖｓを０Ｖ、ウェル電圧Ｖｗを０Ｖとして、ドレイン２２からＦＮトンネルによりフローティングゲート２３に電子を注入することによって行なう。消去はワード線電圧Ｖｇを１０Ｖ、ウェル電位Ｖｗを−１０Ｖ、ソース電圧Ｖｓを−１０Ｖ、ビット線ＳＢＬを高インピーダンスとし、フローティングゲート２３から電子をウェル領域に引き抜くことによって行なう。この場合には消去及び書き込み処理では、ワード線ＷＬ、ビット線ＳＢＬ及びウェル領域ＷＥＬＬに高圧を印加することが必要になる。読み出しは上記と同じである。
【００３３】
図３において２５はコンタクトホールに充填された導電材料から成るプラグである。例えばソース側のプラグ２５がコントロールゲート２４にショートすると、コントロールゲート２４とウェル領域ＷＥＷＬＬが導通され、消去時のコントロールゲートに印加される負の高電圧はウェル領域ＷＥＬＬにリークし、消去に必要な高電界を得ることができなくなる。この不良はショート不良を生じている不揮発性メモリセルだけでなく、ウェル領域ＷＥＬＬ全体で生ずる。
【００３４】
図１に戻ってフラッシュメモリ１の説明を続ける。前記主メモリアレイ２、冗長メモリアレイ３及び救済情報アレイ４のワード線はワードドライバ４によって駆動される。ワード線の選択信号はＸデコーダ６からワードドライバ４に供給される。参照符号５で示されるモジュールは前記カラムスイッチから成るカラム選択ゲートＹＧ、カラム選択ゲートＹＧとデータバス１６Ｄの接続を制御する入出力ゲートＩＯＧ、及びセンスアンプＳＡを有する。カラム選択ゲートＹＧ及び入出力ゲートＩＯＧに対する選択信号はＹデコーダ７から供給される。電源回路１０は電源電圧ＶＤＤを昇圧して、不揮発性メモリセルＭＣに対する記憶情報の読み出し、消去及び書き込みの各動作に必要な電圧Ｖｇ，Ｖｓ，Ｖｄ，Ｖｗを生成する。
【００３５】
前記救済情報アレイ４に格納された救済情報の読み出しは専用に設けられた救済情報出力回路１７によって行なわれる。これによって読み出された救済情報は救済情報ラッチ９にロードされる。データバス１６Ｄには書込みデータを一時的に保持するライトバッファ８が設けられる。外部とのインタフェースは入出力バッファ１５を介して行い、書き込みデータ及び読み出しデータはデータバス１６Ｄを介して入出力バッファ１５に伝達される。外部から入出力バッファ１５に供給されるアドレス信号はアドレスバス１６Ａを介して制御回路１１に供給される。外部から入出力バッファ１５に供給されるアクセスコマンド及びその他の制御信号はコントローラバス１６Ｃを介して制御回路１１に供給される。
【００３６】
制御回路１１は、救済制御部１２、コマンド制御部１３、及びブートアップ制御部１４を有し、アクセスコマンド及びその他の制御信号等にしたがってフラッシュメモリ１の動作を全体的に制御する。
【００３７】
ブートアップ制御部１４は動作電源の投入を検出し、又は外部からのリセットコマンド等に応答して、救済情報出力回路１７に救済情報アレイ４から救済情報の読み出しを指示する。読み出された救済情報は救済情報ラッチ９にロードされる。
【００３８】
図４には救済情報のデータフォーマットが例示される。救済情報は、イネーブルビットＥＮＢ及び救済メモリブロックアドレス（救済されるべき消去不良のメモリブロックアドレス）ＲＢＡのペアを一単位とする複数の記憶単位ＵＮＴから構成される。前記コマンド制御部１３及び救済制御部１２は、前記記憶単位ＵＮＴの配列を冗長アレイ３内の予備のメモリブロックの配列に対応させて救済メモリブロックアドレスを置き換え用の予備メモリブロックに関連付ける。論理値“０”（第１の値）の前記イネーブルビットは対応する記憶単位ＵＮＴが使用済みであることを意味し、論理値“１”（第２の値）のイネーブルビットは対応する記憶単位ＵＮＴが未使用であることを意味する。未使用の記憶単位ＵＮＴが救済情報の追加領域とされる。前記救済情報アレイ４は消去によって記憶情報が論理値“１”に初期化され、未使用の記憶単位ＵＮＴはその記憶情報が論理値“１”に揃えられている。救済情報の記憶単位ＵＮＴに対する救済情報の追加は書き込みによって行なわれる。書き換えのための消去を繰返すことを要しない。救済情報の記憶領域それ自体が消去エラーを生ずることを抑止することができ、消去エラーに対する高信頼性に資することができる。
【００３９】
図１の前記コマンド制御部１３は外部から与えられる読み出しコマンド、消去コマンド、書き込みコマンドなどのアクセスコマンドに応答して、不揮発性メモリセルに対する記憶情報の読み出し、消去、書き込みなどの動作を制御する。このときコマンド制御回路１３は、アドレス信号で示されるアクセス対象メモリブロックの救済の有無を調べる。即ち、コマンド制御部１３は外部から供給されるアクセスアドレス信号を救済情報ラッチ９が保有する救済メモリブロックアドレスと比較し、一致するものがなければ主メモリアレイ２をアクセス対象とし、一致するものが有れば主メモリアレイに対するアクセスを抑止し、これに代えて、救済メモリブロックアドレスで示される冗長アレイ３内の予備のメモリブロックをアクセス対象とする。消去、書き込み、読み出しに必要な動作電圧は、アクセスコマンドが指示するアクセス形態にしたがって電源回路を１０を制御して供給する。消去動作ではメモリブロック単位で消去電圧を徐々に印加する。消去電圧の印加毎に消去ベリファイを行い、不揮発性メモリセルの閾値電圧が規定の電圧に到達したかを判定する。前述のコントロールゲートとソースのショート不良を生じている場合には消去に必要な電界を形成することができないため、規定回数の消去ベリファイを行っても不揮発性メモリセルに消去状態を得ることができず、消去エラーを生ずる。
【００４０】
前記救済制御部１２は、消去エラーを検出したとき、当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報を追加する制御を行う。救済情報の追加に利用する記憶単位ＵＮＴは、使用済み記憶単位の次に配列される未使用記憶単位であり、その記憶単位ＵＮＴに対し、イネーブルビットを“１”から“０”に変化させ、救済メモリブロックアドレスが書き込まれる。救済制御部１２は、追加すべき救済メモリブロックアドレスと一致するアドレスが既に登録されていないことを条件に救済情報の追加を行い、既に登録されている場合はエラー終了とする。一つの救済メモリブロックアドレスに対して１回だけ救済を認めるだけであるから制御が簡単である。ここでは、前記救済情報の追加はその都度前記救済情報ラッチ９と救済情報アレイ４の双方に対して行う。電源遮断時等において救済情報ラッチ９の内容を救済情報アレイ４に退避するように構成してもよいが、その場合には、予期し得ない電源遮断やシステムの暴走によって救済情報が不所望に破壊されないようにする新たな考慮が必要になる。
【００４１】
図５にはブートアッププロセスとコマンド制御プロセスが例示される。ブートアッププロセスはブートアップ制御部１４による制御内容とされる。コマンド制御プロセスはコマンド制御部１３による制御内容とされる。図６にはブロック救済プロセスが例示される。ブロック救済プロセスは救済制御部１２による制御内容とされる。
【００４２】
ブートアッププロセスでは、電源投入があると、救済情報出力回路１７に救済情報アレイ４に対する救済情報の読み出しが指示される（Ｓ１）。読み出された救済情報は救済情報ラッチ９にロードされる（Ｓ２）。救済情報ラッチ９の救済情報は制御回路１１のアドレスレジスタ（図せず）に転送される（Ｓ３）。転送された救済情報は、コマンド制御プロセスにおいて、アクセスアドレスと比較され、一致するときは冗長エリアのメモリブロックと置き換え可能にされる。
【００４３】
コマンド制御プロセスでは、アクセスコマンドが入力されると、実行ステータスをリセットする（Ｓ４）。実行ステータスとはアクセスコマンドで指示された動作の結果を表すコード情報である。コマンド制御部１３は外部からアクセスアドレスを入力し（Ｓ５）、アクセスコマンドによる動作指示に従って読み出し、消去、及び書き込みの動作を制御する（Ｓ６）。アクセスアドレスが救済メモリブロックアドレスと一致するときは、アクセスアドレスを救済メモリブロックアドレスに切り換えて、読み出し、消去、又は書き込みを行う。コマンドで指示されたアクセス動作が正常終了であるか否かを判定し（Ｓ７）、正常終了したときは実行ステータスに正常終了ステータスをセットし（Ｓ８）、スタンバイ状態（コマンド待ち状態）に遷移する（Ｓ９）。
【００４４】
前記処理Ｓ７においてコマンド正常終了でないとき、ブロック救済プロセスに遷移する。ブロック救済プロセスでは、先ず、実行ステータスにエラーステータスをセットし（Ｓ１０）、その時のエラーが消去エラーか否かの判定（Ｓ１１）、冗長メモリアレイ３に未使用の予備メモリブロックが有るかの判定（Ｓ１２）、消去エラーに係るメモリブロックアドレスが既に救済情報として設定されていないかの判定（Ｓ１３）が行なわれる。消去エラーであって、未使用メモリブロックが存在し、消去エラーに係るメモリブロックが始めて消去エラーに対する救済を行うアドレスであるとき、消去エラーに対してそのメモリブロックアドレスを救済情報として追加する（Ｓ１４）。即ち、救済情報ラッチ９内のイネーブルビットＥＮＢが未使用を示している記憶単位ＵＮＴにその救済ブロックアドレスＲＢＡを格納し、その後、イネーブルビットＥＮＢを使用済みの状態に変更する。この後、救済情報ラッチ９内の情報をライトバッファ８経由で救済情報アレイ４に書き込む（Ｓ１５）。そして、今度の救済に用いられる冗長アレイ４の予備メモリブロックに対し消去ベリファイを行い、消去状態になっているか否かを判定し（Ｓ１６）、消去されていれば、実行ステータスに正常終了ステータスをセットし（Ｓ１７）、前記スタンバイ状態（Ｓ９）に戻る。消去されていなければ、当該予備のメモリブロックに対して再消去を行って（Ｓ１８）、前記処理Ｓ４に戻る。前記処理Ｓ１１において消去エラーでないとき、処理Ｓ１２において予備メモリブロックに空きがないとき、処理Ｓ１３において初めての救済ブロックアドレスでないとき、処理Ｓ９に戻る。
【００４５】
上記ブロック救済プロセスによれば、〔１〕回路素子の微細化が進み高電圧スクリーニングが難しくてスクリーニングが不足し、メモリブロック内のメモリセルに一律に高電圧がかかる消去動作中の不良が増加しても、消去不良は自動的に救済されるから、システム実装（オンボード）後における致命的な不良発生を減少させることができる。メモリブロック内のメモリセルに一律に高電圧がかかる消去動作時の不良を自動救済するからスクリーニング工程を簡略化して製造コストを下げることも可能になる。〔２〕前記制御回路１１は、追加すべき救済メモリブロックアドレスと一致するアドレスが既に登録されていないことを条件に救済情報の追加を行い、既に登録されている場合はエラー終了とする。一つの救済メモリブロックアドレスに対して１回だけ救済を認めるだけであるから制御が簡単である。〔３〕記憶単位ＵＮＴの不揮発性メモリセルに対しては、消去によって初期化し、未使用の記憶単位ＵＮＴは消去状態に揃えられる。その場合には、救済情報の記憶単位に対する救済情報の追加は書き込みによって行えばよい。書き換えのための消去を繰返すことを要しない。追加書き込みで対処することができるから、救済情報の設定が容易であり、救済情報の記憶領域それ自体が消去エラーを生ずることを抑止することができ、消去エラーに対する高信頼性に資することができる。〔４〕前記制御回路１１は、救済情報を追加したとき当該救済情報に係る予備のメモリブロックに対する消去ベリファイを行なって消去状態か否かを判定し、消去完了でないときは当該予備のメモリブロックに対して消去を行なう。代替された予備メモリブロックに対する信頼性を向上させるためである。〔５〕前記救済情報で示される正規のメモリブロックへのアクセス検出には前記レジスタ９にロードされた救済情報を利用し、前記救済情報の追加は前記レジスタ９と救済情報アレイ４の双方に対して行う。メモリブロックよりもレジスタ９にロードされた救済情報の方が高速に読み出すことができる。追加された救済情報はその都度メモリブロックに退避した方が電源遮断や半導体集積回路の暴走等による救済情報の不所望な破壊を防止することができる。〔６〕所謂ＮＯＲ形式の不揮発正メモリでは消去時に比較的高い確率で前記ショート不良が生ずるので、消去不良に起因して救済を行うのが救済を施す上で効果的である。
【００４６】
図７には本発明に係る半導体集積回路の別の例であるデータプロセッサ若しくはシングルチップマイクロプロセッサなどとも称されるマイクロコンピュータが例示される。
【００４７】
同図に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような１個の半導体基板（チップ）に形成される。
【００４８】
マイクロコンピュータ３１は、中央処理装置（ＣＰＵとも記す）３２、前記ＣＰＵ３２のワーク領域などに利用されるランダム・アクセス・メモリ（ＲＡＭとも記す）３３、動作基準クロック信号などを生成するフェーズ・ロックド・ループ回路（ＰＬＬとも記す）３４、フラッシュメモリモジュール３５、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣとも記す）３６、タイマ３７及び入出力ポート３８，３９を有する。フラッシュメモリモジュール２５は、特に制限されないが、ＣＰＵ３２の動作プログラムもしくはデータを格納する。それら回路は内部バス４０で接続される。特に制限されないが、内部バス４０及び外部バスに対するバスマスタはＣＰＵ３２又はＤＭＡＣ３６とされる。マイクロコンピュータ３１がシステムに実装された状態では、ＣＰＵ３２がフラッシュメモリモジュール３５に対する消去及び書き込み制御を行なう。デバイステスト又は製造段階では外部の書き込み装置がポート３８，３９を介して直接フラッシュメモリモジュール５に対する消去及び書き込みを制御可能になっている。マイクロコンピュータ３１の外部電源は電源電圧ＶＤＤと回路の接地電圧ＶＳＳとされる。外部端子ＸＴＡＬ、ＥＸＴＡＬには発振子等が接続され、それによって生成される原発振信号はＰＬＬ４で分周され、内部基準クロック信号にされる。スタンバイ信号ＲＴＢＹ、リセット信号ＲＥＳ及びモード信号ＭＤ等が外部制御信号として入力される。電源投入後、リセット信号ＲＥＳのローレベル期間にマイクロコンピュータ３１の内部が初期化される。リセット信号ＲＥＳのハイレベルによりリセットが解除されると、ＣＰＵ２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。
【００４９】
前記フラッシュメモリモジュール３５は図１と同様に構成され、消去エラーに対するメモリブロック単位の自動救済が可能にされる。図１で説明したフラッシュメモリ１において前記制御回路１１はハードワイヤードロジックであっても、或はマイクロプログラム制御の何れであってもよい。図７の場合にはＣＰＵ３２がオンチップされているので、制御回路１１はＣＰＵ２とその動作プログラムによって一部又は全部の機能を実現しても良い。動作プログラムはフラッシュメモリに保有して良い。前記フラッシュメモリからＲＡＭ３に動作プログラムが転送され、前記中央処理装置２はＲＡＭ３に転送された動作プログラムを実行可能である。
【００５０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５１】
メモリアレイは階層ビット線構造に限定されない。不揮発性メモリセルはスタックドゲート構造に限定されず、選択ＭＯＳトランジスタ部とメモリＭＯＳトランジスタ部とを直列的に配置したスプリットゲート構造であってもよい。１ビットの情報を１個の不揮発性メモリセルを用いて相補的に記憶する記憶形式に限定されない。１個の不揮発性メモリセルに１ビットの情報を記憶し、更には２ビット以上の多値情報を記憶するものであってもよい。多値情報記憶は、閾値電圧を多段階としたり、キャリア注入位置を左右のソース・ドレイン間で交換する手法等により実現される。
【００５２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５３】
消去不良が発生する毎に消去単位であるブロック単位で救済を行うから、コントロールゲートとソース又はドレインとの経時的なショート不良による救済が可能である。
【００５４】
回路素子の微細化が進み高電圧スクリーニングが難しくてスクリーニングが不足し、メモリブロック内のメモリセルに一律に高電圧がかかる消去動作中の不良が増加しても、消去不良は自動的に救済されるから、システム実装（オンボード）後における致命的な不良発生を減少させることができる。メモリブロック内のメモリセルに一律に高電圧がかかる消去動作時の不良を自動救済するからスクリーニング工程を簡略化して製造コストを下げることも可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるフラッシュメモリのブロック図である。
【図２】メモリブロックの詳細な一例を示す回路図である。
【図３】不揮発性メモリセルの一例を示す説明図である。
【図４】救済情報のデータフォーマットを例示する説明図である。
【図５】ブートアッププロセスとコマンド制御プロセスを例示するフローチャートである。
【図６】ブロック救済プロセスを例示するフローチャートである。
【図７】本発明に係る半導体集積回路の別の例であるマイクロコンピュータを例示するブロック図である。
【符号の説明】
１フラッシュメモ
２主メモリアレイ
３冗長メモリアレイ
４救済情報アレイ
６Ｘデコーダ
７Ｙデコーダ
８ライトバッファ
９救済情報ラッチ
１０電源回路
１１制御回路
１２救済制御部
１３コマンド制御部
１４ブートアップ制御部
１７救済情報読み出し回路
ＭＣ不揮発性メモリセル
ＧＢＬ主ビット線
ＳＢＬ副ビット線
ＳＬソース線
ＷＬワード線
２０チャネル領域
２１ソース
２２ドレイン
２３フローティングゲート
２４コントロールゲー
２５プラグ
ＵＮＴ記憶単位
ＥＮＢイネーブルビット
ＲＢＡ救済メモリブロックアドレス
３１マイクロコンピュータ
３２ＣＰＵ
３３ＲＡＭ
３５フラッシュメモリモジュール

Claims

複数個のメモリブロックと制御回路を有し、
前記複数のメモリブロックは正規のメモリブロックと前記正規のメモリブロックに対する予備のメモリブロックを有し、前記正規のメモリブロックの一部は予備のメモリブロックとこれによって置き換えられる正規のメモリブロックとの対応を定義する救済情報の格納領域とされ、
前記メモリブロックは、他のメモリブロックとウェル領域が分離され、ウェル領域に電気的に消去及び書き込み可能な不揮発性メモリセルが複数個形成されると共に、不揮発性メモリセルの消去単位とされ、
前記制御回路は、前記救済情報で示される正規のメモリブロックへのアクセスを検出したときは、前記正規メモリブロックへのアクセスを対応する予備メモリブロックへのアクセスに切り換え、消去エラーの発生を検出したときは、当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報を追加することを特徴とする半導体集積回路。
前記救済情報の格納領域は、イネーブルビット及び救済メモリブロックアドレスのペアを一単位として格納する複数の記憶単位から構成され、
前記制御回路は、前記記憶単位の配列を予備のメモリブロックの配列に対応させて救済メモリブロックアドレスを置き換え用の予備のメモリブロックに関連付けることを特徴とする請求項１記載の半導体集積回路。
前記イネーブルビットが第１の値であるとき対応する記憶単位は使用済み、イネーブルビットが第２の値であるとき対応する記憶単位は未使用であると判断し、未使用の記憶単位を救済情報の追加領域とすることを特徴とする請求項２記載の半導体集積回路。
前記制御回路は、追加すべき救済メモリブロックアドレスと一致するアドレスが既に登録されていないことを条件に救済情報の追加を行い、既に登録されている場合はエラー終了とすることを特徴とする請求項３記載の半導体集積回路。
前記救済情報の格納領域は消去によって第２の値に初期化され、未使用の記憶単位は第２の値に揃えられていることを特徴とする請求項４記載の半導体集積回路。
救済情報の記憶単位に対する救済情報の追加は書き込みによって行なわれることを特徴とする請求項５記載の半導体集積回路。
前記制御回路は、救済情報を追加したとき当該救済情報に係る予備のメモリブロックに対する消去ベリファイを行なって消去状態か否かを判定し、消去完了でないときは当該予備のメモリブロックに対して消去を行なうことを特徴とする請求項１記載の半導体集積回路。
電源投入に応答して所定のメモリブロックから救済情報がロードされるレジスタを有し、
前記制御回路は、前記救済情報で示される正規のメモリブロックへのアクセス検出には前記レジスタにロードされた救済情報を利用し、前記救済情報の追加は前記レジスタとメモリブロックの双方に対して行うことを特徴とする請求項１記載の半導体集積回路。
前記不揮発性メモリセルはウェル領域にソース、ドレイン、及びチャネル領域を有し、前記チャネル領域の上にゲート絶縁膜を介する電荷蓄積領域と層間絶縁膜を介するコントロールゲートとを有し、
前記ソースはコンタクホールを介してソース線に、ドレインはコンタクトホールを介してビット線に接続されることを特徴とする請求項１記載の半導体集積回路。
前記消去はウェル領域とコントロールゲートの間の電界によって蓄積領域からウェル領域に又はコントロールゲートに電荷を引き抜く処理であることを特徴とする請求項９記載の半導体集積回路。
前記制御回路は、中央処理装置とその動作プログラムによってその一部の機能を実現することを特徴とする請求項１記載の半導体集積回路。
中央処理装置と、中央処理装置によってアクセス制御される不揮発性メモリとを有し、
前記不揮発性メモリは、正規のメモリブロックと前記正規のメモリブロックに対する予備のメモリブロックを有し、一部の正規のメモリブロックは予備のメモリブロックとこれによって置き換えられる正規のメモリブロックとの対応を定義する救済情報の格納領域とされ、前記メモリブロックは他のメモリブロックとウェル領域が分離され、ウェル領域に電気的に消去及び書き込み可能な不揮発性メモリセルが複数個形成されると共に、不揮発性メモリセルの消去単位とされ、前記救済情報で示される正規のメモリブロックへのアクセスでは前記正規メモリブロックへのアクセスが対応する予備メモリブロックへのアクセスに切り換えられ、消去エラーが発生したときは当該エラーに係るメモリブロックを予備のメモリブロックに対応付ける救済情報が追加されることを特徴とするマイクロコンピュータ。
前記不揮発性メモリは前記中央処理装置の動作プログラムを保有し、前記不揮発性メモリから動作プログラムが転送されるＲＡＭを有し、前記中央処理装置はＲＡＭに転送された動作プログラムを実行可能であることを特徴とする請求項１２記載のマイクロコンピュータ。