JP2004281014A - 半導体集積回路 - Google Patents

Abstract

【課題】不良メモリセルに高電圧が印加されることによって欠陥が拡大するのを防止可能な半導体集積回路を提供する。
【解決手段】複数の第１のメモリブロック（ＭＢＬＫ０〜ＭＢＬＫｋ）と、第２のメモリブロック（ＲＢＬＫ）と、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路（ＭＤＤ０〜ＭＤＤｋ，ＲＤＤ）とを含む不揮発性メモリを有する。各メモリブロックは電気的に消去及び書き込み可能な不揮発性メモリセル（ＭＣ）のアレイを有する。夫々のアレイは不揮発性メモリセルのゲート電極が接続されるゲート制御線（ＷＬ＜０＞〜ＷＫ＜ｎ−１＞，ＭＬ，…）を単位とする構成が等しくされる。第１の高圧分離方式として、前記ゲート制御線を前記メモリブロック相互間で分離する。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリを有する半導体集積回路における欠陥救済技術に関し、例えばフラッシュメモリモジュールをオンチップで備えたマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
従来のフラッシュメモリモジュールの欠陥救済方式として、ビット線を入れ換えるビット線救済方式がある。ビット線救済を行なった場合には、ワード線を介して不良メモリセルにも高電圧が印加される。この書き換え時の高電圧印加により不良を生ずることがある。すなわち、書き込みおよび消去動作ではワード線に高電圧を印加する。このため、ビット線救済ではメモリセルの入れ替えを行ってもワード線はそのままであるから、欠陥のあったメモリセルにも高電圧が印加される。これにより、システムに組み込まれた後も書き換え動作で欠陥メモリセルに高電圧が印加されることになり、欠陥メモリセルの破壊が進んで、ワード線がドレイン又はソースにショートしてワード線の電位が固定されることもある。結局、このワード線につながる正常メモリセルも動作せず、メモリ全体で致命的な不良を生ずることになる。
【０００３】
特許文献１には、フラッシュメモリのワード線救済を行なう技術として、フラッシュメモリにおける通常メモリセルのウェル領域と救済メモリセルのウェル領域とを分離して、消去時のディスターブを避けるようにする記載がある。冗長ブロックの面積を抑えるために「消去ブロック＞冗長ブロック」とする。ビット線階層化によりデータディスターブも避けている。
【０００４】
特許文献２には、消去時、非選択ワード線にソース／ウェル電圧に近い電圧を印加するワード救済フラッシュメモリについて記載がある。ワード線とソース／ウェル間の電圧差が小さくなるので非選択メモリは消去されず、過消去が起きない。
【０００５】
特許文献３には、過剰消去セルを持つワード線（ビット線）を検出し、それらを冗長ワード線（ビット線）に置き換える技術の記載がある。ベリファイ電圧を変えて過消去不良を検出する。過消去による書き換え不良アドレスは電気的に書換え可能なＥＥＰＲＯＭ等に書き込まれる。
【０００６】
【特許文献１】
特開平１１−３３９４８８号公報
【特許文献２】
特開平６−１０３７９８号公報
【特許文献３】
特開平８−２０３２９５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の技術は、消去時の高電圧印加単位が救済単位より大きいため、不良メモリセルのウェル領域に高電圧が印加される。これによって不良メモリセルの欠陥が広がる虞がある。
【０００８】
特許文献２に記載の技術は、消去時に非選択のワード線に正の高電圧を印加するから、そのワード線とソース／ウェル領域間の電位差は小さいが、ワード線及びソース／ウェル領域の夫々には高電圧が印加されている。このため、ワード線とフローティングゲートとの間のショート欠陥に対してワード線救済が行なわれているとすると、救済後の消去又は書込みの高電圧印加でワード線とウェル領域がショートして消去に必要なワード線電圧が得られなくなる可能性がある。要するに、不良メモリセルにも高電圧が印加されることにより不良メモリセルを介して欠陥が拡大する虞がある。
【０００９】
特許文献３に記載の技術は、ワード救済方式で、不良ワード線を非選択にするのにアドレス比較方式を用いる。しかしながら、消去時にウェル領域に印加される高電圧が消去範囲を超えてメモリセルにも印加されるため、欠陥メモリセルの破壊が進む虞は依然としてある。更に、読み出し時に入力アドレスを救済アドレスと比較し、一致すれば通常メモリマットのワード線を非選択にするから、アドレス比較のための論理遅延、及び通常メモリマットすべてのワード線を非選択にする信号の伝播遅延により、読み出し速度が劣化する。救済メモリマットの選択は、通常メモリマットに比べて配線負荷およびデコード論理が軽いため、一般的に読み出し速度を律速することは無い。
【００１０】
本発明の目的は、不良メモリセルに高電圧が印加されることによって欠陥が拡大するのを防止することができる半導体集積回路を提供することにある。
【００１１】
本発明の別の目的は、入力アドレスと救済アドレスの比較動作による読み出し動作速度の劣化を防止することができる半導体集積回路を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕半導体集積回路は、複数の第１のメモリブロックと、第２のメモリブロックと、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路とを含む不揮発性メモリを有する。前記各メモリブロックは電気的に消去及び書き込み可能な不揮発性メモリセルのアレイを有する。前記夫々のアレイは不揮発性メモリセルのゲート電極が接続されるゲート制御線を単位とする構成が等しくされる。第１の高圧分離方式として、前記ゲート制御線を前記メモリブロック相互間で分離する。
【００１５】
上記より、前記夫々のアレイはゲート制御線を単位とする構成が等しくされるから、メモリブロック単位でワード線救済が可能である。そして、ゲート制御線は前記メモリブロック相互間で分離されているから、消去及び書き込みに要するゲート制御線への高電圧印加をメモリブロック単位で抑制可能である。したがって、前記論理回路が欠陥を有する第１のメモリブロックの動作を抑止するとき当該第１のメモリブロックのメモリセルに消去及び書き込み用の高電圧が印加される状態を解消若しくは緩和することができる。これにより、高電圧により欠陥部分の破壊が進行する事態を抑制することができる。
【００１６】
消去及び書き込み用の高電圧がビット線等にも印加されるメモリセル構造を考慮した第２の高圧分離方式では、更に、前記メモリブロック相互間において、不揮発性メモリセルが形成されるウェル領域の分離、不揮発性メモリセルの一方のデータ電極が接続されメモリブロック単位で階層化された第１のデータ線の分離、及び不揮発性メモリセルの他方のデータ電極が共通接続される第２のデータ線の分離を採用する。
【００１７】
前記不揮発性メモリセルは例えばスプリットゲート構造とスタックドゲート構造に大別される。スプリットゲート構造には消去及び書き込みのビット線への高圧印加を要しないものと要するものがあり、それに応じてメモリブロックの第１の高圧分離手段又は第２の高圧分離手段を採用すればよい。
【００１８】
スプリットゲート構造の不揮発性メモリセルは、例えば、第１のデータ線（ビット線）と第２のデータ線（ソース線）との間に配置され、前記第２のデータ線に共通接続され情報記憶に用いる第２のＭＯＳ型トランジスタ部（Ｑｍ）と、第２のＭＯＳ型トランジスタ部を選択的に第１のデータ線に導通可能な第１のＭＯＳ型トランジスタ部（Ｑｓ）とを有する。前記第１のＭＯＳ型トランジスタ部のゲート電極は対応する一本のゲート制御線であるワード線（ＷＬ）に接続され、前記第２のＭＯＳ型トランジスタ部のゲート電極は他のゲート制御線であるメモリゲート制御線（ＭＬ）に共通接続される。前記第２のデータ線及びメモリゲート制御線はメモリブロック間で分離される。
【００１９】
ＭＯＳ型のスタックドゲート構造の不揮発性メモリセルは、例えば、階層化された第１のデータ（ビット線）線と第２のデータ線（ソース線）との間に配置され、チャネル上で相互に絶縁されたフローティングゲート電極とコントロールゲート電極を有する。前記コントロールゲート電極は対応するゲート制御線であるワード線に個別接続され、前記第１のデータ線は分離用スイッチを介してメモリブロック間で共通の主データ線に接続される。
【００２０】
本発明の具体的な形態として第１の高圧分離方式を採用する場合、前記論理回路は、欠陥を有する第１のメモリブロックにおける前記ワード線、第２のデータ線及びメモリゲート制御線に動作非選択レベルを供給して当該メモリブロックの動作を抑止するのがよい。
【００２１】
第２の高圧分離方式を採用する場合、前記論理回路は、欠陥を有する第１のメモリブロックにおける前記ワード線及び第２のデータ線に動作非選択レベルを供給して当該メモリブロックの動作を抑止するのがよい。
【００２２】
〔２〕欠陥を有する第１のメモリブロックの動作を抑止する論理回路による抑止動作のオーバーヘッドを少なくするには前記論理回路は、前記第１のメモリブロック毎に、アドレス信号をデコードして動作すべき不揮発性メモリセルの選択を行なうアドレスデコーダ、及び前記第２のメモリブロックで代替する第１のメモリブロックを特定するための救済情報をデコードして前記アドレスデコーダによる不揮発性メモリセルの選択を抑止するか否かを決定する救済デコーダを有し、且つ、前記第２のメモリブロック毎に、前記救済情報とアドレス信号を比較するアドレス比較器、及び前記アドレス比較器による比較結果が一致であるときアドレス信号をデコードして不揮発性メモリセルの選択を行なうアドレスデコーダとを有するのがよい。
【００２３】
上記より、救済デコーダのデコード単位を高電圧印加単位に揃えているから、書込み・消去時の高電圧は不良メモリブロックに印可されず、高電圧印加による破壊の進行を防ぐことができる。また、不良ワード線を常に非選択にすることにより、読み出し時に入力アドレスと比較してワード線を非選択にする判定時間を省くことができ、読み出しの高速化を実現できる。メモリ素子の破壊を防ぐことにより信頼性を向上できる。読み出し高速化によりマイクロコンピュータなどの半導体集積回路の動作を高速化することができる。したがって、救済後の不良メモリブロックに高電圧を印可しない機能と、読み出し時に速度劣化を起こさないようにする機能とを同時に実現することができる。
【００２４】
前記救済情報の初期的な格納領域には所定のメモリブロックを利用すればよい。前記格納領域から読み出された救済情報を保持するのにラッチ回路を設け、前記救済デコーダ及びアドレス比較器は前記ラッチ回路にラッチされた救済情報を入力すればよい。
【００２５】
前記ラッチ回路への救済情報のイニシャルロードはリセット動作の指示に応答して行なえばよい。
【００２６】
半導体集積回路はメモリ単体であってもよいが、前記不揮発性メモリをアクセス可能な中央処理装置を有するようなマイクロコンピュータであってもよい。
【００２７】
〔３〕半導体集積回路の出荷後における特性劣化を考慮する。各メモリブロックには書き換えによる劣化度合を示す情報を保持する領域を割当てる。前記中央処理装置は、所定のタイミングで前記劣化度合を示す情報を参照することにより当該メモリブロックの劣化の進行状況を判定し、所定の進行状況であるとき前記格納領域の救済情報を書き換えて、劣化の進行した第１のメモリブロックを第２のメモリブロックに置き換え可能とする。前記劣化度合を示す情報は、例えば当該メモリブロックに対する消去回数を示す情報である。
【００２８】
半導体集積回路のテスト動作を考慮すると、半導体集積回路のテストモードにおいてテストプログラムがダウンロードされるＲＡＭを有し、前記中央処理装置が前記ＲＡＭのテストプログラムを実行する前に、前記格納領域から救済情報を読み出して前記ラッチ回路に転送すればよい。救済処理が施された多数の半導体集積回路を並列的にテスト動作させることができる。上記テストプログラムは不良メモリを検索して救済アドレスを格納するものでも良い。
【００２９】
〔４〕本発明の別の観点による半導体集積回路は、複数のワード線とそれぞれのワード線に接続される複数の不揮発性メモリセルとを有するメモリアレイと制御回路とを有する。前記メモリアレイは外部から入力されるアドレス情報に基づきワード線を選択される複数の第１ブロックと、前記第１ブロックに含まれる不揮発性メモリセルのうち少なくとも１に不良がある場合に該第１ブロックのワード線に代えて選択されるワード線を含む第２ブロックとを備える。前記制御回路は選択回路と、不良の不揮発性メモリセルを含む前記第１ブロックと該第１ブロックに代えて選択される第２ブロックの対応情報を有する。前記選択回路は、前記アドレス情報により選択されるワード線が不良の不揮発性メモリセルを含む前記第１ブロックに含まれない場合は該ワード線を選択し、不良のメモリセルを含む前記第１ブロックに含まれる場合は対応する第２ブロックのワード線を選択するよう前記対応情報により構成される。
【００３０】
上記半導体集積回路における具体的な態様として、前記複数の第１ブロックと前記第２ブロックはそれぞれウェル領域を分離されており、それぞれのブロックに含まれるワード線の本数は同じである。
【００３１】
更に具体的な態様では、前記不揮発性メモリはしきい値電圧を有し、消去動作又は書込動作により前記しきい値電圧を変化される。前記消去動作又は書込動作において、前記アドレス情報により選択される第１ブロックに含まれるワード線若しくは対応する第２ブロックのワード線は、該ワード線の含まれるブロックのウェル領域との間で高電位差となるように該ワード線と該ウェル領域の一方又は両方に電圧が印可される。
【００３２】
【発明の実施の形態】
《半導体集積回路》
図１には本発明に係る半導体集積回路の一例であるデータプロセッサ若しくはマイクロプロセッサなどとも称されるシングルチップのマイクロコンピュータが例示される。
【００３３】
同図に示されるマイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンのような１個の半導体基板（チップ）に形成される。
【００３４】
マイクロコンピュータ１は、中央処理装置（ＣＰＵとも記す）２、前記ＣＰＵ２のワーク領域などに利用されるランダム・アクセス・メモリ（ＲＡＭとも記す）３、動作基準クロック信号などを生成するフェーズ・ロックド・ループ回路（ＰＬＬとも記す）４、フラッシュメモリモジュール５、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣとも記す）６、タイマ７及び入出力ポート８，９を有する。フラッシュメモリモジュール５は、特に制限されないが、ＣＰＵ２の動作プログラムもしくはデータを格納する。それら回路は内部バス１０で接続される。特に制限されないが、内部バス１０及び外部バスに対するバスマスタはＣＰＵ２又はＤＭＡＣ６とされる。マイクロコンピュータ１がシステムに実装された状態ではＣＰＵ２がフラッシュメモリモジュール５に対する消去及び書き込みを行なう。デバイステスト又は製造段階では外部の書き込み装置がポート８，９を介して直接フラッシュメモリモジュール５に対する消去及び書き込みを制御可能になっている。マイクロコンピュータ１の外部電源は電源電圧Ｖｄｄと回路の接地電圧Ｖｓｓとされる。外部端子ＸＴＡＬ、ＥＸＴＡＬには発振子等が接続され、それによって生成される原発振信号はＰＬＬ４で分周され、内部基準クロック信号にされる。スタンバイ信号ＲＴＢＹ、リセット信号ＲＥＳ及びモード信号ＭＤ等が外部制御信号として入力される。電源投入後、リセット信号ＲＥＳのローレベル期間にマイクロコンピュータ１の内部が初期化される。リセット信号ＲＥＳのハイレベルによりリセットが解除されると、ＣＰＵ２はアドレス０番地のベクタ等によって指定されるプログラム領域のプログラムの実行を開始する。
【００３５】
図２にはフラッシュメモリモジュール５のブロックダイアグラムが例示される。フラッシュメモリモジュール５は、多数の不揮発性メモリセルがマトリクス配置されたメモリマット１１を有する。不揮発性メモリセルの選択端子はワード線ＷＬ等に接続され、不揮発性メモリセルのデータ端子はビット線ＢＬやソース線ＳＬなどに接続される。ビット線ＢＬにはワード線ＷＬ単位のデータ書き込みに利用される書き込みラッチ回路１２が接続される。列セレクタ回路１３はデータの外部入出力単位に従ってビット線の選択を行なう。列セレクタ回路１３で選択されたビット線ＢＬからの読み出しデータはセンスアンプ回路１４で増幅され、入出力回路１５から外部に出力される。外部からの書き込みデータは列セレクタ回路１３で選択されたビット線ＢＬを介して書き込みラッチ回路１２にラッチされ、ワード線単位で不揮発性メモリセルへの書き込みが行なわれる。消去は例えばワード線の所定複数本単位で行なわれる。電源回路１６は書き込み及び消去に必要な高電圧を生成する。制御回路１７はクロックＣＬＫに同期して書き込み、消去、及び読み出し動作を制御する。処理の指示は、特に制限されないが、ＣＰＵ２より内部データバス１０Ｄを介してコマンドで与えられる。制御回路１７はそのコマンドを解釈して、各部に動作制御信号を与える。論理回路としてのデコーダ・ドライバ回路１８は読み出し、消去又は書き込みの動作に応じてワード線ＷＬなどの選択及び駆動、列セレクタ回路１３の選択動作を制御する。それらの選択動作において、どのワード線ＷＬなどを選択するかは内部アドレスバス１０Ａから供給されるアドレス信号で指示される。尚、アドレスバス１０Ａ及びデータバス１０Ｄは前記内部バス１０に含まれている。
【００３６】
その詳細は後述するが、メモリマット１１には冗長メモリブロックが配置され、ブロック単位でワード線救済が可能にされ、そのためのデコード論理がデコーダ・ドライバ回路１８の一部として設けられている。制御回路１７は救済情報Ｒｄａｔａを保持するラッチ回路１９を有する。デコーダ・ドライバ回路１８は制御回路１７から与えられる救済情報Ｒｄａｔａによって救済されている状態を判定し、救済された部分が有るときは不良部分の動作禁止、不良に対する代替部分の動作許可を制御する。前記救済情報Ｒｄａｔａは、例えばマイクロコンピュータのリセット動作においてメモリマット１１の所定記憶領域からレジスタ１９にイニシャルロードされればよい。
【００３７】
《第１の高圧分離構造》
図３には不揮発性メモリセルの一例としてスプリットゲート構造が例示される。同図に示される不揮発性メモリセルＭＣは、ソース線（第２のデータ線）ＳＬとビット線（第１のデータ線）ＢＬとの間に配置され、前記ソース線ＳＬに接続されて情報記憶に利用されるメモリトランジスタ部（第２のＭＯＳ型トランジスタ部）Ｑｍと、前記メモリトランジスタ部Ｑｍを選択的にビット線ＢＬに導通可能な選択トランジスタ部（第１のＭＯＳ型トランジスタ部）Ｑｓとが、ｐ型半導体基板に形成される。即ち、前記ｐ型半導体基板にソース領域及びドレイン領域とされるｎ^＋不純物領域２１，２２が設けられ、その間の領域がチャネル領域とされる。ＭＯＳトランジスタにおけるソースとドレインはその導電型もしくは印加電圧に応じて決まる相対的な概念であり、ここでは、読み出し動作において高電位側とされる電極をドレインと称し、その反対側をソースと称する。したがって、図３では２１がソース領域、２２がドレイン領域である。ソース領域２１寄りのチャネル領域上にはゲート絶縁膜を介して電荷トラップ膜例えばシリコン窒化膜２３が形成され、その上に酸化膜を介してメモリゲート電極２４が形成される。メモリゲート電極２４はポリシリコン配線などによって構成され、メモリゲート制御線ＭＬになる。ドレイン領域２２寄りのチャネル領域上にはゲート絶縁膜を介してゲート電極２５が形成される。ゲート電極２５はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。
【００３８】
図４には図３のスプリットゲート構造の不揮発性メモリセルに対する読み出し（リード）、書き込み及び消去の各処理に必要な電圧関係が例示される。書き込みは、ソース領域２１からドレイン領域２２への電流径路を形成し、ソース領域２１からシリコン窒化膜２３へのホットキャリア注入によって行なう。書き込み選択のメモリセルに対してメモリゲート制御線ＭＬは高電圧にされ、且つワード線ＷＬは選択レベル（Ｖｄｄ：電源電圧）にされる。消去はシリコン窒化膜２３の電子をメモリゲート電極に引き抜くことによって行なう。
【００３９】
図３のスプリットゲート構造はメモリトランジスタ部Ｑｍと選択トランジスタ部Ｑｓが前記ｎ^＋不純物領域２１，２２のような不純物領域（例えば不純物拡散領域）によって接続されていない。従って、書き込み処理においてメモリゲート電圧Ｖｍは高電圧にされてもその電圧は選択トランジスタ部Ｑｓのチャネルに伝達されない。したがって、メモリトランジスタ部Ｑｍは高耐圧構造でなければならないが選択トランジスタ部Ｑｓはその必要はなく、論理回路を構成するＭＯＳトランジスタと同様に比較的薄いゲート絶縁膜で済む。このことは、選択トランジスタ部Ｑｓを介して流れる読み出し電流を多くすること、要するに選択トランジスタ部Ｑｓの相互コンダクタンスを大きくし、読み出し動作の高速化に寄与する。そしてワード線ＷＬには高電圧を印加することを要しない。
【００４０】
図４において、冗長メモリセルブロックにより置き換えられた救済後の不良メモリセル、及び救済に用いられていない未使用の冗長メモリセルブロックに対しては、「救済後」の欄に示されるように、メモリセルのどこにも高電圧は印加されない。これを実現するメモリマットの構成について次に説明する。
【００４１】
図５にはメモリマット１１とデコーダ・ドライバ回路１８の詳細が例示される。
【００４２】
前記メモリマット１１は、第１のメモリブロックである通常メモリブロックＭＢＬＫ０〜ＭＢＬＫｋと第２のメモリブロックである冗長メモリブロックＲＢＬＫに分けられる。前記各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫは電気的に消去及び書き込み可能な不揮発性メモリセルＭＣのアレイを有し、前記夫々のアレイは不揮発性メモリセルＭＣのゲート電極（ゲート電極２５、メモリゲート電極２４）が接続されるゲート制御線（ワード線ＷＬ、メモリゲート制御線ＭＬ）を単位とする構成が等しくされ、前記ゲート制御線は前記メモリブロック相互間で分離される。即ち、代表的に示されたビット線ＢＬ０，ＢＬ１は各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫに共通化されている。これに対し、例えば、メモリブロックＭＢＬＫ０にはワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、メモリゲート制御線ＭＬ＜０＞、ソース線ＳＬ＜０＞が割当てられ、メモリブロックＭＢＬＫｋにはワード線ＷＬ＜ｋ・ｎ＞〜ＷＬ＜（ｋ＋１）・ｎ−１＞、メモリゲート制御線ＭＬ＜ｋ＞、ソース線ＳＬ＜ｋ＞が割当てられ、冗長メモリブロックＲＢＬＫにはワード線ＷＬｒ＜０＞〜ＷＬｒ＜ｎ−１＞、メモリゲート制御線ＭＬｒ、ソース線ＳＬｒが割当てられる。
【００４３】
デコーダ・ドライバ回路１８は、各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫ毎にデコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋ、ＲＤＤに分けられる。前記デコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋは、アドレス信号をデコードして動作すべき不揮発性メモリセルの選択を行なうアドレスデコーダＡＤＥＣ０〜ＡＤＥＣｋと、前記冗長メモリブロックＲＢＬＫで代替するメモリブロックＭＢＬＫ０〜ＭＢＬＫｋの中から一つを特定するための救済情報Ｒｄａｔａをデコードして前記アドレスデコーダＡＤＥＣ０〜ＡＤＥＣｋによる不揮発性メモリセルの選択を抑止するか否かを決定する救済デコーダＲＤＥＣ０〜ＲＤＥＣｋと、ワード線などを個別に駆動するドライバＤＲＶとを有する。ドライバＤＲＶは、ここでは便宜上２入力アンドゲートとして図示され、一方の入力にはアドレスデコーダ（ＡＤＥＣ０〜ＡＤＥＣｋ）の対応する出力が供給され、他方の入力には対応する救済デコーダ（ＲＤＥＣ０〜ＲＤＥＣｋ）の出力が共通に入力される。前記デコーダ・ドライバ論理ＲＤＤは、前記救済情報Ｒｄａｔａとアドレス信号を比較するアドレス比較器ＡＣＭＰと、前記アドレス比較器ＡＣＭＰによる比較結果が一致であるときアドレス信号をデコードして不揮発性メモリセルの選択を行なうアドレスデコーダＡＤＥＣｒと、ドライバＤＲＶｒを有する。ドライバＤＲＶｒは、ここでは便宜上２入力アンドゲートとして図示され、一方の入力にはアドレスデコーダＡＤＥＣｒの対応する出力が供給され、他方の入力にはアドレス比較器ＡＣＭＰの出力が入力される。
【００４４】
図６には前記救済デコーダＲＤＥＣ０〜ＲＤＥＣｋの真理値が示される。ここではｋ＝７とした場合を一例とする。救済情報は３ビットであり、８個の前記救済デコーダＲＤＥＣ０〜ＲＤＥＣｋの中から一つを選択する情報とされ、その値に応じて対応する救済デコーダ（ＲＤＥＣ０〜ＲＤＥＣｋ）の出力がローレベル（論理値“０”）にされる。要するに救済情報Ｒｄａｔａはメモリアクセスアドレス信号の上位３ビットに対応される。前記アドレス比較器ＡＣＭＰはそのメモリアクセスアドレス信号の上位３ビットと救済情報Ｒｄａｔａとを比較する。
【００４５】
これにより、メモリブロックＭＢＬＫ０〜ＭＢＬＫｋのデコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋのうち、救済情報Ｒｄａｔａで指定される一つのデコーダドライバ論理は、アクセスアドレス信号による指定とは無関係に、常時対応するワード線、メモリゲート制御線、ソース線を動作非選択の状態にする。即ち図４の「救済後」の欄に記載されるように接地電圧Ｖｓｓ、電源電圧Ｖｄｄ並びに高出力インピーダンス状態に固定される。動作抑止のためにアクセスアドレス信号を毎回デコードすることは必要とされない。
【００４６】
冗長メモリブロックＲＤＤのデコーダ・ドライバ論理ＲＤＤは、アクセスアドレス信号の上位３ビットが救済情報Ｒｄａｔａに一致する比較結果を得る事により、動作可能にされる。不一致であれば、冗長デコーダ・ドライバ論理ＲＤＤは、ワード線ＷＬｒ＜０＞〜ＷＬｒ＜ｎ−１＞、メモリゲート制御線ＭＬｒ、ソース線ＳＬｒを動作非選択の状態にする。即ち図４の「救済後」の欄に記載されるように接地電圧Ｖｓｓ、電源電圧Ｖｄｄ並びに高出力インピーダンス状態に固定する。
【００４７】
特に図示はしないが、冗長メモリブロックを用いた救済が行なわれていない場合、図示を省略する救済イネーブル信号がディスエーブルレベルにされることにより、前記救済デコーダＲＤＥＣ０〜ＲＤＥＣｋの出力は論理値“１”（ハイレベル）固定、アドレス比較器ＡＣＭＰの出力は論理値“０”（ローレベル）固定にされる。
【００４８】
図７には図４のスプリットゲート構造のメモリセルに対する書き込みシーケンスのタイミングが例示される。図８には図４のスプリットゲート構造のメモリセルに対する消去シーケンスのタイミングが例示される。図４の「救済後」の欄に示す電圧状態は、図７，図８に示される非選択（書き込み非選択、消去非選択）の状態に等しい状態とされる。
【００４９】
このように、前記夫々のメモリブロックはワード線及びメモリゲート制御線を単位とする構成が等しくされるから、メモリブロック単位でワード線救済が可能である。そして、ワード線及びメモリゲート制御線は前記メモリブロック相互間で分離されているから、消去及び書き込みに要する高電圧印加をメモリブロック単位で抑制可能である。したがって、冗長メモリブロックＲＢＬＫにより置き換えられた不良のメモリブロック、及び救済に用いられていない未使用の冗長メモリブロックＲＢＬＫには、当該メモリブロックのメモリセルに消去及び書き込み用の高電圧が印加される状態を解消することができる。これにより、高電圧により欠陥部分の破壊が進行する事態を抑制することができる。
【００５０】
例えば図９に例示されるように、メモリセルＭＣのコントロールゲート電極２５とメモリゲート電極２４の間（ＢＲＫの位置）がショートしたワード線不良のある一つのメモリブロックが冗長メモリブロックにより救済されているとする。仮に、この欠陥メモリブロックにおいて書き込み時にメモリゲート電極２４に１０Ｖの高圧電圧が印加されると、コントロールゲート電極２５も高圧になり、コントロールゲート電極２５のチャネル側のゲート酸化膜が破壊され、ビット線不良になる。ビット線はメモリブロック間で共通であるから、他のメモリブロックにも欠陥が波及するという意味で致命的な欠陥へと進んでしまう。上記フラッシュメモリモジュール５の場合には不良メモリブロックのワード線及びメモリゲート制御線には高電圧の印加が抑止されるから、そのように欠陥が致命的に拡大することはない。
【００５１】
図５の構成では冗長メモリブロックを１個設けた。その個数は図１０の２個に例示されるように複数個であってもよい。図１０では２個の冗長メモリブロックＲＢＬＫ０，ＲＢＬＫ１と、２個のデコーダ・ドライバ論理ＲＤＤ０，ＲＤＤ１を有する。
【００５２】
《第２の高圧分離構造》
図１１には不揮発性メモリセルの一例としてスタックドゲート構造が例示される。同図に示される不揮発性メモリセルＭＣａは、ソース線（第２のデータ線）ＳＬに接続されるソース領域３１とビット線（第１のデータ線）ＢＬに接続するドレイン領域３２の間にチャネル領域が形成され、このチャネル領域の上に、ゲート絶縁膜を介してフローティングゲート電極３３が形成され、その上に酸化膜を介してコントロールゲート電極３４が形成される。フローティングゲート電極３３はポリシリコン層によって構成される。コントロールゲート電極３４はポリシリコン配線などによって構成され、ワード線ＷＬの一部になる。
【００５３】
図１２には図１１のスタックドゲート構造の不揮発性メモリセルＭＣａに対する読み出し（リード）、ホットキャリア書き込み及び消去の各処理に必要な電圧関係が例示される。書き込みは、ワード線電圧Ｖｇを高圧（１０Ｖ）とし、ドレイン領域２２からフローティングゲート３３へのホットキャリア注入によって行なう。消去はワード線電圧Ｖｇを負の高圧（−１０Ｖ）、ウェル電位Ｖｗを高圧（１０Ｖ）とし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。このようにスタックドゲート構造の場合には前記スプリットゲート構造とは異なり、消去及び書き込み処理では、ワード線ＷＬ及びウェル領域に高圧を印加することが必要になる。
【００５４】
図１３には図１１のスタックドゲート構造の不揮発性メモリセルＭＣａに対する読み出し（リード）、ＦＮトンネル書き込み及び消去の各処理に必要な電圧関係が例示される。書き込みは、ワード線電圧Ｖｇを負の高圧（−１０Ｖ）とし、ビット線電圧Ｖｄを高圧（１０Ｖ）として、ドレインからＦＮトンネルによりフローティングゲート３３に電子を注入することによって行なう。消去はワード線電圧Ｖｇを高圧（１０Ｖ）、ウェル電位Ｖｗを負の高圧（−１０Ｖ）、ソース電圧Ｖｓを負の高圧（−１０Ｖ）とし、フローティングゲート３３から電子をウェル領域に引き抜くことによって行なう。この場合には消去及び書き込み処理では、ワード線ＷＬ、ビット線ＢＬ及びウェル領域に高圧を印加することが必要になる。
【００５５】
図１２及び図１３において、冗長メモリブロックにより置き換えられた救済後の不良メモリセル、及び救済に用いられていない未使用の冗長メモリブロックに対しては、その「救済後」の欄に示されるように、メモリセルのどこにも高電圧は印加されない。これを実現するメモリマットの構成について次に説明する。
【００５６】
図１４には第２の高圧分離構図を実現するメモリマット１１とデコーダ・ドライバ回路１８の詳細が例示される。
【００５７】
前記メモリマット１１は、図５と同様に第１のメモリブロックである通常メモリブロックＭＢＬＫ０〜ＭＢＬＫｋと第２のメモリブロックである冗長メモリブロックＲＢＬＫに分けられる。前記各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫは電気的に消去及び書き込み可能な不揮発性メモリセルＭＣのアレイを有し、前記夫々のアレイは不揮発性メモリセルＭＣのゲート電極（コントロールゲート電極３４）が接続されるゲート制御線（ワード線ＷＬ）を単位とする構成が等しくされ、前記ゲート制御線は前記メモリブロック相互間で分離され、更に、前記メモリブロック相互間において、不揮発性メモリセルが形成されるウェル領域の分離、不揮発性メモリセルの一方のデータ電極（ドレイン電極３２）が接続されメモリブロック単位で階層化された第１のデータ線（サブビット線）の分離、及び不揮発性メモリセルの他方のデータ電極（ソース電極３１）が共通接続される第２のデータ線（ソース線ＳＬ）の分離が行なわれている。即ち、代表的に示された主ビット線ＢＬ０，ＢＬ１は各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫに共通化されている。主ビット線は各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫ内で、分離スイッチＳＷを介してサブビット線ＢＬｓに分岐されて、階層化されている。不揮発性メモリセルＭＣａのドレイン電極は対応するサブビット線ＢＬｓに結合する。メモリブロックＭＢＬＫ０にはサブビット線選択信号線ＺＬ＜０＞、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ−１＞、ウェル電位制御線ＷＣ＜０＞、ソース線ＳＬ＜０＞が割当てられ、メモリブロックＭＢＬＫｋにはサブビット線選択信号線ＺＬ＜ｋ＞、ワード線ＷＬ＜ｋ・ｎ＞〜ＷＬ＜（ｋ＋１）・ｎ−１＞、ウェル電位制御線ＷＣ＜ｋ＞、ソース線ＳＬ＜ｋ＞が割当てられ、冗長メモリブロックＲＢＬＫにはサブビット線選択信号線ＺＬｒ、ワード線ＷＬｒ＜０＞〜ＷＬｒ＜ｎ−１＞、ウェル電位制御線ＷＣｒ、ソース線ＳＬｒが割当てられる。
【００５８】
デコーダ・ドライバ回路１８は、各メモリブロックＭＢＬＫ０〜ＭＢＬＫｋ、ＲＢＬＫ毎にデコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋ、ＲＤＤに分けられる。前記デコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋは図５と同様にアドレスデコーダＡＤＥＣ０〜ＡＤＥＣｋと、救済デコーダＲＤＥＣ０〜ＲＤＥＣｋと、ドライバＤＲＶとを有する。前記デコーダ・ドライバ論理ＲＤＤも図５と同様にアドレス比較器ＡＣＭＰと、アドレスデコーダＡＤＥＣｒと、ドライバＤＲＶｒを有する。
【００５９】
図１４の構成においても、メモリブロックＭＢＬＫ０〜ＭＢＬＫｋのデコーダ・ドライバ論理ＭＤＤ０〜ＭＤＤｋのうち、救済情報Ｒｄａｔａで指定される一つのデコーダドライバ論理は、アクセスアドレス信号による指定とは無関係に、常時対応するサブビット線選択信号線、ワード線、ウェル制御線、及びソース線を動作非選択の状態にする。即ち図１２、図１３の「救済後」の欄に記載されるように接地電圧Ｖｓｓ又は高出力インピーダンス状態に固定される。動作抑止のためにアクセスアドレス信号をデコードすることは必要とされない。そして、冗長メモリブロックＲＤＤのデコーダ・ドライバ論理ＲＤＤは、アクセスアドレス信号の上位３ビットが救済情報Ｒｄａｔａに一致する比較結果を得る事により、動作可能にされる。不一致であれば、冗長デコーダ・ドライバ論理ＲＤＤは、対応するサブビット線選択信号線、ワード線、ウェル制御線、及びソース線を動作非選択の状態にする。即ち図１２、図１３の「救済後」の欄に記載されるように接地電圧Ｖｓｓ又は高出力インピーダンス状態に固定する。
【００６０】
尚、冗長メモリブロックを用いた救済が行なわれていない場合、図示を省略する救済イネーブル信号がディスエーブルレベルにされることにより、前記救済デコーダＲＤＥＣ０〜ＲＤＥＣｋの出力は論理値“１”（ハイレベル）固定、アドレス比較器ＡＣＭＰの出力は論理値“０”（ローレベル）固定にされる。
【００６１】
図１５には図１１のスタックドゲート構造のメモリセルに対する図１２の場合の消去シーケンスのタイミングが例示される。図１６には図１１のスタックドゲート構造のメモリセルに対する図１３の場合の消去シーケンスのタイミングが例示される。図１２の「救済後」の欄に示す電圧状態は図１５に示される非選択（消去非選択）の状態に等しい状態とされる。図１３の「救済後」の欄に示す電圧状態は図１６に示される非選択（消去非選択）の状態に等しい状態とされる。
【００６２】
このように、メモリブロック相互間で、ウェル領域分離、階層化ビット線による分離、ソース線分離を行なう第２の高圧分離方式によっても、メモリブロック単位のワード線救済が可能であり、消去及び書き込みに要する高電圧印加をメモリブロック単位で抑制可能である。したがって、冗長メモリセルブロックＲＢＬＫにより置き換えられた不良のメモリブロック、及び救済に用いられていない未使用の冗長メモリセルブロックＲＢＬＫには、当該メモリブロックのメモリセルに消去及び書き込み用の高電圧が印加される状態を解消することができる。これにより、高電圧により欠陥部分の破壊が進行する事態を抑制することができる。
【００６３】
図１７には図１４の分離方式を採用していない場合の比較例が示される。図１７では冗長ブロックサイズに等しい単位で通常ブロックを置き換える構成とはされていない。したがって、通常ブロックにおいて、冗長ブロックで救済された欠陥メモリセルは、正常なメモリセルに対する書き込み又は消去時に高電圧が印加されることになる。本発明の場合は欠陥ワード線を含む救済対象にされた通常メモリブロックは、常にワード線等が非選択であるため、書込み及び消去時に高電圧は印加されない。
【００６４】
また、図１７では、通常メモリブックに対する動作選択又は非選択を判定するのに、冗長選択と同じようにアドレス比較を行なわなければならない。このアドレス比較動作は図１８のタイミングチャートにおける比較例の欄に記載の如く、アドレス比較に少なからず時間を要し、比較動作を完了して始めて通常メモリブロックをアクセスすべきか冗長メモリブロックをアクセスすべきかが決まり、その後に正規のリード動作を開始することができる。本発明では、不良ワード線は常に非選択であるためアドレス比較期間を省くことができ、読み出しスピードを劣化させることがない。詳しく説明すると、図５、図１４のアドレス比較器ＡＣＭＰは３ビットの救済情報Ｒｄａｔａとアドレス信号の上位３ビットとを比較すればよい。これに対し、図１７のアドレス比較器は分離されていない通常メモリブロック全体に対応するビット数のアクセスアドレス信号と救済情報とを比較しなければならない。しかも、出力が伝播される信号配線の寄生容量やゲート入力容量も図１７のアドレス比較器の出力側の方がはるかに大きい。これにより、読み出しスピードを劣化させることがない。図５、図１４の方がデータの高速読み出しに好都合である。
【００６５】
《救済情報の書き込み》
前記救済情報Ｒｄａｔａの初期的な格納領域として、図１９に例示されるように、所定のメモリブロックＭＢＬＫｉを利用すればよい。図１９において所定の１本ワード線ＷＬｊにゲート電極が接続する複数の不揮発性メモリセルＭＣｂが前記救済情報Ｒｄａｔａの初期的な格納領域４０とされる。不揮発性メモリセルＭＣｂのソース線やメモリゲート制御線の図示は省略しているが、他の不揮発性メモリセルと同様である。ワード線ＷＬｊの選択は前述のデコーダ・ドライバＭＤＤｉの通常動作によっても選択可能であるが、更にリセットに応答して選択可能にされる。即ち、ワード線ＷＬｊは論理和ゲート４１を介してリセット信号ＲＥＳのハイレベルで選択可能にされる。
【００６６】
図２０には救済情報の読み出し動作のフローチャートが示される。リセット信号ＲＥＳがハイレベル（ＲＥＳ＝１）にされると（Ｓ１）、マイクロコンピュータ１の内部はリセット処理が開始され、その一つとして、論理和ゲート４１を介してワード線ＷＬｊが選択され、選択されたワード線ＷＬｊのデータがセンスアンプ回路１４を介してレジスタ１９に内部転送される（Ｓ２）。所定期間経過後、リセット信号ＲＥＳはネゲート（ＲＥＳ＝０）される（Ｓ３）。
【００６７】
図２１には格納領域４０に救済情報Ｒｄａｔａを初期的に格納する動作のフローチャートが示される。この動作はマイクロコンピュータ１の製造におけるフラッシュメモリモジュール５のテストの一貫として行なわれる。先に、デバイステストによって不良メモリセルが存在するメモリブロックが把握され、それに応ずる救済情報が求められる。救済情報の書き込み処理が指定されると、例えばマイクロコンピュータ１にテストモードが設定され、外部の書き込み装置などによってフラッシュメモリモジュール５に対する消去及び書き込み処理が可能にされる。先ず、フラッシュメモリモジュール５に、前記格納領域４０のアドレスが与えられ（Ｓ４）、書き込むべき救済情報が与えられる（Ｓ５）。次に書き込み用高電圧の印加を指示して前記格納領域４０に対する救済情報の書き込み処理を実行させる（Ｓ６）。その後、前記格納領域４０のデータを読み出し（Ｓ７）、読み出しデータに基づいて再書込みデータの演算を行なう（Ｓ８）。要するに、書き込み処理により所定の閾値に到達した書き込み対象ビットは論理値“０”、到達していなければそのまま論理値“１”とする演算を行なう。最下位込みデータに基づいて書き込み完了か否かを判定する。再書込みデータが全ビット論理値“０”であれば書き込み完了と判定する。書き込み未完であれば再書込みデータを用いて再度ステップＳ６から書き込み処理を繰返し、完了であれば書き込み処理を終了する。
【００６８】
格納領域４０は選択可能であることが望ましい。格納領域が欠陥メモリブロックに含まれないようにするためである。格納領域をどのメモリブロックに割当てたかは例えばヒューズなどを用いて指示すればよい。
【００６９】
《並列テスト》
図２２にはテスト用ホスト装置に被テストデバイスである複数のマイクロコンピュータ（マイコンとも記す）が並列接続された状態が例示される。マイクロコンピュータ１全体に対する最終的な機能テストを行なう場合にはフラッシュメモリモジュール５に対する救済処理を行なった後であることが望ましい。この場合には救済情報Ｒｄａｔａは既にフラッシュメモリモジュール５に書き込まれている。機能テストにおいて、複数のマイクロコンピュータ１＜１＞〜１＜ｉ＞がテスト用ホスト装置４５に並列接続される。テストプログラムは各マイクロコンピュータ１＜１＞〜１＜ｉ＞のＲＡＭ３にダウンロードされる。前記中央処理装置２が前記ＲＡＭ３のテストプログラムを実行するとき、前記格納領域４０から救済情報を読み出して前記ラッチ回路１９に転送する。救済処理が施された多数のマイクロコンピュータ１＜１＞〜１＜ｉ＞を並列的にテスト動作させることができる。
【００７０】
図２３には前記並列テストのフローチャートが例示される。先ず、テスト対象のマイクロコンピュータ１＜１＞〜１＜ｉ＞をリセットする（Ｓ１１）。夫々のマイクロコンピュータ１＜１＞〜１＜ｉ＞はリセット時に救済情報がレジスタ１９にセットされる。夫々のマイクロコンピュータ１＜１＞〜１＜ｉ＞のＲＡＭ３にテスト用プログラムを転送する（Ｓ１２）。夫々のマイクロコンピュータ１＜１＞〜１＜ｉ＞はＲＡＭのテストプログラムを並列に実行する（Ｓ１３）。ホスト装置４５は夫々のマイクロコンピュータ１＜１＞〜１＜ｉ＞からのテスト結果を受取って（Ｓ１４）、マイクロコンピュータのテスト動作を終了する。
【００７１】
このように、各マイコンのリセット期間を利用してレジスタに救済情報をセットすることができるため、多数個のマイコンのテストを同じテストプログラムで並列して同時に行うことができる。
【００７２】
また、テストプログラムは欠陥メモリを検索して救済情報Ｒｄａｔａを格納するものであっても良い。夫々のマイクロコンピュータ１＜１＞〜１＜ｉ＞毎に欠陥メモリのアドレスは異なっていてもテストプログラムは同じものを使用できるため、並列テストの実行が可能である。このように、各マイコンに救済情報を検索して書き込む場合にも、多数個のマイコンに対し同じテストプログラムで並列して同時に行うことができる。
【００７３】
《劣化救済》
図２４には劣化救済を行なう場合のメモリアレイの構成が例示される。各メモリブロックには書き換えによる劣化度合を示す情報、例えば消去回数を保持する領域４７を割当てる。前記中央処理装置２は、所定のタイミングで前記劣化度合を示す情報を参照することにより当該メモリブロックの劣化の進行状況を判定し、所定の進行状況であるとき前記格納領域４０に劣化の進行したメモリブロックを示す救済情報をセットして、劣化の進行した通常メモリブロックを冗長メモリブロックに置き換え可能とする。前記所定のタイミングは、例えばマイクロコンピュータのリセット処理中における所定のタイミングであってよい。この劣化救済が意義を有するのは、未使用の冗長メモリブロックＲＢＬＫには高電圧の印加が抑止されているからである。
【００７４】
劣化救済が可能であるためには製造不良による欠陥救済の後であっても、未使用の冗長メモリブロックが残っていることである。したがって、マイクロコンピュータ１内部で自動的に劣化救済を行なう場合には、劣化救済に利用可能な冗長メモリブロックが尽きたか否かの情報を所定のメモリブロックに保持し、これも参照して劣化救済を行うか否かを判定することが必要である。
【００７５】
図２５には劣化救済の別の例を示す。例えば１個の通常メモリブロックＭＢＬＫに対してｊ個の冗長メモリブロックＲＢＬＫ０〜ＲＢＬＫｊを割当てる。前記救済デコーダＲＤＥＣ及びアドレス比較器ＡＣＭＰの代わりに選択デコーダＳＤＥＣを用いる。選択デコーダＳＤＥＣは前記救済デコーダＲＤＥＣと基本的に同じデコード論理を持てばよく、前記救済デコーダＲＤＥＣが反転出力であるのに対して、非反転出力である点が相違される。選択デコーダＳＤＥＣには消去回数を計数するカウンタ４８の上位側複数ビットが消去回数情報として供給されればよい。これにより、消去回数が所定回数繰返される毎に、カウンタ４８の消去回数情報がインクリメントされ、それ毎に、動作が選択されるメモリブロックが順次、通常メモリブロックＭＢＬＫを先頭に、冗長メモリブロックＲＢＬＫｊまで変化可能にされる。これにより、フラッシュメモリモジュール５の書き換え寿命が見掛け上（ｊ＋１）倍になる。
【００７６】
カウンタ４８の値は電源切断時に所定の不揮発性記憶領域に待避される。マイクロコンピュータ１のリセット時に、その不揮発性記憶領域に待避されている回数情報がカウンタ４８にプリセットされる。
【００７７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７８】
例えば、スプリットゲート構造は上記に限定されず、メモリトランジスタ部と選択トランジスタ部を双方に共通の拡散領域で行なう形式あってもよい。この場合はビット線階層化構造を採用するか、或はメモリセルの選択トランジスタ部を高耐圧構造にすればよい。また、スプリットゲート構造を有する不揮発性メモリセルのデバイス断面は図４や図９の概略的な断面構造に限定されず適宜変更可能である。また、不揮発性メモリはフラッシュメモリに限定されず高誘電体メモリ等であってもよい。
【００７９】
フラッシュメモリは２値に限定されず、４値などの多値情報記憶を行うようにしてもよい。多値情報記憶は、閾値電圧を多段階としたり、キャリア注入位置を左右のソース・ドレイン間で交換する手法等により実現される。
【００８０】
本発明はマイクロコンピュータのようなデータ処理用のＬＳＩに限定されず、単体メモリにも適用することができる。
【００８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８２】
ワード線救済を行なうスプリットゲート型不揮発性メモリにおいて、メモリブロックは高電圧印加単位に揃えられているから、不良のメモリブロックおよび未使用の冗長メモリブロックに消去及び書込みの高電圧は印加されない。
【００８３】
ワード線救済を行なうスタックドゲート型フラッシュメモリ等において、ビット線階層化、ウェル分離、ソース分割を行い、救済ブロックはビット線階層、ウェル分離及びソース分割の単位と揃えられるから、不良メモリブロックおよび未使用の冗長メモリブロックに消去及び書込み高電圧は印加されない。
【００８４】
したがって、不良メモリセルに高電圧が印加されることによって欠陥が拡大するのを防止することができる。
【００８５】
ワード線救済を行なう不揮発性メモリにおいて、不良メモリブロックおよび未使用の冗長メモリブロックに高電圧を印加しないために、予め分かっている救済アドレス（救済情報）をデコードしてワード線を非選択にしておくための救済アドレス用のデコーダ（救済デコーダ）を備える。救済デコーダのデコード単位は高電圧印加単位に揃えておく。これにより、救済デコーダは、あらかじめ分かっている救済アドレスをデコードして不良ワード線を常に非選択にする。救済デコーダのデコード単位を高電圧印加単位に揃えているから、書込み・消去時の高電圧は不良メモリブロックに印可されず、高電圧印加による破壊の進行を防ぐことができる。また、不良ワード線を常に非選択にすることにより、読み出し時に入力アドレスと比較してワード線を非選択にする判定時間を省くことができ、読み出しの高速化を実現できる。メモリ素子の破壊を防ぐことにより信頼性を向上できる。読み出し高速化によりマイクロコンピュータなどの半導体集積回路の動作を高速化することができる。したがって、救済後の不良メモリブロックに高電圧を印可しない機能と、読み出し時に速度劣化を起こさないようにする機能とを同時に実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータのブロック図である。
【図２】フラッシュメモリモジュールのブロック図である。
【図３】不揮発性メモリセルの一例であるスプリットゲート構造を例示する概略断面図である。
【図４】図３のスプリットゲート構造の不揮発性メモリセルに対する読み出し、書き込み及び消去の各処理に必要な電圧関係を例示する説明図である。
【図５】第２の高圧分離構図を実現するメモリマットとデコーダ・ドライバ回路の詳細な一例を示す回路図である。
【図６】救済デコーダの真理値を例示する説明図である。
【図７】図４のスプリットゲート構造のメモリセルに対する書き込みシーケンスのタイミングを例示するタイミングチャートである。
【図８】図４のスプリットゲート構造のメモリセルに対する消去シーケンスのタイミングを例示するタイミングチャートである。
【図９】コントロールゲート電極とメモリゲート電極の間がショートしたワード線不良の説明図である。
【図１０】図５に対して冗長構成を拡張したときのメモリマットとデコーダ・ドライバ回路の詳細を例示する回路図である。
【図１１】不揮発性メモリセルの一例としてスタックドゲート構造を例示する断面図である。
【図１２】図１１のスタックドゲート構造の不揮発性メモリセルに対する読み出し、ホットキャリア書き込み及び消去の各処理に必要な電圧関係を例示する説明図である。
【図１３】図１１のスタックドゲート構造の不揮発性メモリセルに対する読み出し、ＦＮトンネル書き込み及び消去の各処理に必要な電圧関係を例示する説明図である。
【図１４】第２の高圧分離構図を実現するメモリマットとデコーダ・ドライバ回路の詳細ない一例を示す回路図である。
【図１５】図１１のスタックドゲート構造のメモリセルに対する図１２の場合の消去シーケンスのタイミングを例示するタイミングチャートである。
【図１６】図１１のスタックドゲート構造のメモリセルに対する図１３の場合の消去シーケンスのタイミングを例示するタイミングチャートである。
【図１７】図１４の分離方式を採用していない比較例に係るメモリマットとデコーダ・ドライバ回路を示す回路図である。
【図１８】図１４と図１７の構成の相違によるデータ読み出し速度の違いを説明するためのタイミングチャートである。
【図１９】救済情報の初期的な格納領域とそれを指定するゲート回路の説明図である。
【図２０】救済情報の読み出し動作を例示するフローチャートである。
【図２１】格納領域に救済情報を初期的に格納する動作のフローチャートである。
【図２２】テスト用ホスト装置に被テストデバイスである複数のマイクロコンピュータが並列接続された状態を例示するブロック図である。
【図２３】図２２による並列テストのフローチャートである。
【図２４】劣化救済を行なう場合のメモリアレイの構成を例示するブロック図である。
【図２５】別の劣化救済を行なう場合のメモリアレイの構成を例示するブロック図である。
【符号の説明】
１ マイクロコンピュータ
２ ＣＰＵ
３ ＲＡＭ
５ フラッシュメモリモジュール
１１ メモリマット
１４ センスアンプ回路
１７ 制御回路
１８ デコーダ・ドライバ回路
１９ レジスタ
Ｒｄａｔａ 救済情報
ＭＣ スプリットゲート構造の不揮発性メモリセル
Ｑｍ メモリトランジスタ部
Ｑｓ 選択トランジスタ部
２１ ソース領域
２２ ドレイン領域
２３ シリコン窒化膜
２４ メモリゲート電極
２５ ゲート電極
ＳＬ ソース線
ＢＬ ビット線
ＭＬ メモリゲート制御線
ＷＬ ワード線
ＭＣａ スタックドゲート構造の不揮発性メモリセル
３１ ソース領域
３２ ドレイン領域
３３ フローティングゲート電極
３４ コントロールゲート電極
ＭＢＬＫ０〜ＭＢＬＫｋ 通常メモリブロック
ＲＢＬＫ 冗長メモリブロック
ＭＤＤ０〜ＭＤＤｋ デコーダ・ドライバ論理
ＲＤＥＣ０〜ＲＤＥＣｋ 救済デコーダ
ＡＤＥＣ０からＡＤＥＫｋ アドレスデコーダ
ＲＤＤ デコーダ・ドライバ論理
ＡＣＭＰ アドレス比較器
４０ 救済情報の初期的格納領域
４５ テスト用ホスト装置
４７ 消去回数を保持する領域
４８ カウンタ
ＳＤＥＣ 選択デコーダ

Claims (22)

1. 複数の第１のメモリブロックと、第２のメモリブロックと、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路とを含む不揮発性メモリを有し、
   前記各メモリブロックは電気的に消去及び書き込み可能な不揮発性メモリセルのアレイを有し、
   前記夫々のアレイは不揮発性メモリセルのゲート電極が接続されるゲート制御線を複数有し、前記ゲート制御線を単位とする構成が等しくされ、
   前記ゲート制御線は前記メモリブロック相互間で分離されることを特徴とする半導体集積回路。
2. 前記メモリブロック相互間において、不揮発性メモリセルが形成されるウェル領域の分離、不揮発性メモリセルの一方のデータ電極が接続されメモリブロック単位で階層化された第１のデータ線の分離、及び不揮発性メモリセルの他方のデータ電極が共通接続される第２のデータ線の分離が行なわれていることを特徴とする請求項１記載の半導体集積回路。
3. 前記不揮発性メモリセルは、第１のデータ線と第２のデータ線との間に配置され、前記第２のデータ線に共通接続され情報記憶に用いる第２のＭＯＳ型トランジスタ部と、第２のＭＯＳ型トランジスタ部を選択的に第１のデータ線に導通可能な第１のＭＯＳ型トランジスタ部とを有するスプリットゲート構造を有し、
   前記第１のＭＯＳ型トランジスタ部のゲート電極は対応する一のゲート制御線であるワード線に接続され、前記第２のＭＯＳ型トランジスタ部のゲート電極は他のゲート制御線であるメモリゲート制御線に共通接続され、
   前記第２のデータ線とメモリゲート制御線はメモリブロック間で分離される、ことを特徴とする請求項１記載の半導体集積回路。
4. 前記不揮発性メモリセルは、階層化された第１のデータ線と第２のデータ線との間に配置され、チャネル上で相互に絶縁されたフローティングゲート電極とコントロールゲート電極を有するＭＯＳ型のスタックドゲート構造を有し、
   前記コントロールゲート電極は対応するゲート制御線であるワード線に個別接続され、前記第１のデータ線は分離用のスイッチを介してメモリブロック間で共通の主データ線に接続される、ことを特徴とする請求項２記載の半導体集積回路。
5. 前記論理回路は、欠陥を有する第１のメモリブロックにおける前記ゲート制御線であるワード線、第２のデータ線及びメモリゲート制御線に動作非選択レベルを供給して当該メモリブロックの動作を抑止することを特徴とする請求項２記載の半導体集積回路。
6. 前記論理回路は、欠陥を有する第１のメモリブロックにおける前記ワード線及び第２のデータ線に動作非選択レベルを供給して当該メモリブロックの動作を抑止することを特徴とする請求項３記載の半導体集積回路。
7. 前記論理回路は、
   前記第１のメモリブロック毎に、アドレス信号をデコードして動作すべき不揮発性メモリセルの選択を行なうアドレスデコーダと、前記第２のメモリブロックで代替する第１のメモリブロックを特定するための救済情報をデコードして前記アドレスデコーダによる不揮発性メモリセルの選択を抑止するか否かを決定する救済デコーダとを有し、
   前記第２のメモリブロック毎に、前記救済情報とアドレス信号を比較するアドレス比較器と、前記アドレス比較器による比較結果が一致であるときアドレス信号をデコードして不揮発性メモリセルの選択を行なうアドレスデコーダとを有する、ことを特徴とする請求項１又は２記載の半導体集積回路。
8. 所定のメモリブロックは前記救済情報の格納領域を有し、前記格納領域から読み出された救済情報を保持するラッチ回路を有し、前記救済デコーダ及びアドレス比較器は前記ラッチ回路にラッチされた救済情報を入力することを特徴とする請求項７記載の半導体集積回路。
9. リセット動作の指示に応答して前記救済情報の格納領域から救済情報を読み出して前記ラッチ回路に転送することを特徴とする請求項８記載の半導体集積回路。
10. 前記不揮発性メモリをアクセス可能な中央処理装置を有することを特徴とする請求項９記載の半導体集積回路。
11. 各メモリブロックは書き換えによる劣化度合を示す情報を保持する領域を有し、
    前記中央処理装置は、所定のタイミングで前記劣化度合を示す情報を参照することにより当該メモリブロックの劣化の進行状況を判定し、所定の進行状況であるとき前記格納領域の救済情報置を書き換えて劣化の進行した第１のメモリブロックを第２のメモリブロックに置き換え可能とすることを特徴とする請求項１０記載の半導体集積回路。
12. 前記劣化度合を示す情報は当該メモリブロックに対する消去回数を示す情報であることを特徴とする請求項１１記載の半導体集積回路。
13. テストモードにおいてテストプログラムがダウンロードされるＲＡＭを有し、前記中央処理装置は前記ＲＡＭのテストプログラムを実行する前に、前記救済情報の格納領域から救済情報を読み出して前記ラッチ回路に転送することを特徴とする請求項１０記載の半導体集積回路。
14. 複数の第１のメモリブロックと、第２のメモリブロックと、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路とを含む不揮発性メモリを有し、
    前記各メモリブロックは電気的に消去及び書き込み可能な不揮発性メモリセルのアレイを有し、
    前記夫々のアレイは不揮発性メモリセルのゲート電極が接続されるゲート制御線を単位とする構成が等しくされ、
    前記論理回路は、前記第１のメモリブロック毎に、アドレス信号をデコードして動作すべき不揮発性メモリセルの選択を行なうアドレスデコーダ、及び前記第２のメモリブロックで代替する第１のメモリブロックを特定するための救済情報をデコードして前記アドレスデコーダによる不揮発性メモリセルの選択を抑止するか否かを決定する救済デコーダを有し、前記第２のメモリブロック毎に、前記救済情報とアドレス信号を比較するアドレス比較器、及び前記アドレス比較器による比較結果が一致であるときアドレス信号をデコードして不揮発性メモリセルの選択を行なうアドレスデコーダを有する、ことを特徴とする半導体集積回路。
15. 所定のメモリブロックは前記救済情報の格納領域を有し、前記格納領域から読み出された救済情報を保持するラッチ回路を有し、前記救済デコーダ及びアドレス比較器は前記ラッチ回路にラッチされた救済情報を入力することを特徴とする請求項１４記載の半導体集積回路。
16. リセット動作の指示に応答して前記救済情報の格納領域から救済情報を読み出して前記ラッチ回路に転送することを特徴とする請求項１５記載の半導体集積回路。
17. 前記不揮発性メモリをアクセス可能な中央処理装置を有することを特徴とする請求項１６記載の半導体集積回路。
18. 各メモリブロックは書き換えによる劣化度合を示す情報を保持する領域を有し、
    前記中央処理装置は、所定のタイミングで前記劣化度合を示す情報を参照することにより当該メモリブロックの劣化の進行状況を判定し、所定の進行状況であるとき前記格納領域の救済情報を書き換えて劣化の進行した第１のメモリブロックを第２のメモリブロックに置き換え可能とすることを特徴とする請求項１７記載の半導体集積回路。
19. テストモードにおいてテストプログラムがダウンロードされるＲＡＭを有し、前記中央処理装置は前記ＲＡＭのテストプログラムを実行することにより、欠陥メモリを検索して救済情報を前記救済情報の格納領域へ書き込むことを特徴とする請求項１０記載の半導体集積回路。
20. 複数のワード線とそれぞれのワード線に接続される複数の不揮発性メモリセルとを有するメモリアレイと制御回路とを有し、
    前記メモリアレイは外部から入力されるアドレス情報に基づきワード線を選択される複数の第１ブロックと、前記第１ブロックに含まれる不揮発性メモリセルのうち少なくとも１に不良がある場合に該第１ブロックのワード線に代えて選択されるワード線を含む第２ブロックとを有し、
    前記制御回路は選択回路と、不良の不揮発性メモリセルを含む前記第１ブロックと該第１ブロックに代えて選択される第２ブロックの対応情報を有し、
    前記選択回路は、前記アドレス情報により選択されるワード線が不良の不揮発性メモリセルを含む前記第１ブロックに含まれない場合は該ワード線を選択し、不良のメモリセルを含む前記第１ブロックに含まれる場合は対応する第２ブロックのワード線を選択するよう前記対応情報により構成される事を特徴とする半導体集積回路。
21. 前記数の第１ブロックと前記第２ブロックはそれぞれウェル領域を分離されており、それぞれのブロックに含まれるワード線の本数は同じであることを特徴とする請求項２０記載の半導体集積回路。
22. 前記不揮発性メモリはしきい値電圧を有し、消去動作又は書込動作により前記しきい値電圧を変化され、
    前記消去動作又は書込動作において、前記アドレス情報により選択される第１ブロックに含まれるワード線若しくは対応する第２ブロックのワード線は、該ワード線の含まれるブロックのウェル領域との間で高電位差となるように該ワード線と該ウェル領域の一方又は両方に電圧が印可される事を特徴とする請求項２１記載の半導体集積回路。

Images