JP2003077289A - フラッシュメモリ装置用冗長回路及び方法 - Google Patents

フラッシュメモリ装置用冗長回路及び方法

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JP2003077289A
JP2003077289A JP2002225117A JP2002225117A JP2003077289A JP 2003077289 A JP2003077289 A JP 2003077289A JP 2002225117 A JP2002225117 A JP 2002225117A JP 2002225117 A JP2002225117 A JP 2002225117A JP 2003077289 A JP2003077289 A JP 2003077289A
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JP2002225117A
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Stella Matarrese
マタッレセ ステッラ
Luca Giovanni Fasoli
ジオバッニ ファソリ ルカ
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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Abstract

(57)【要約】 【課題】 非揮発性メモリ装置における冗長技術を改良
する。 【解決手段】 本発明によれば、フラッシュメモリ装置
におけるフラッシュメモリセルの欠陥列を置換させる技
術が提供される。本回路は複数組の格納要素を有してお
り、格納要素からなる各組はメモリセルからなるいずれ
かのブロックにおけるメモリセルの少なくとも１つの列
が欠陥性であることを識別することが可能である。本回
路は、更に、１組の格納要素がメモリセルからなるアド
レスされた列が欠陥性であることを識別する肯定的決定
により、メモリセルからなるアドレスされた列をメモリ
セルからなる冗長列と置換させる制御回路を有してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は非揮発性メモリ装置
に関するものであって、更に詳細には、列冗長性を具備
する非揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】最初の非揮発性メモリは電気的にプログ
ラム可能なリードオンリメモリ（ＥＰＲＯＭ）であっ
た。これらのメモリにおいては、メモリセルはホットキ
ャリア効果を使用してプログラム可能即ち書込可能なフ
ローティングゲートトランジスタを有している。ＥＰＲ
ＯＭメモリセルのプログラミング即ち書込は、制御ゲー
トとソースとの間に高い電位差（約２０Ｖ、この値は所
望のプログラミング速度に従って値が異なる）の存在下
においてフローティングゲートトランジスタのドレイン
とソースとの間に電位差を印加させることを包含してい
る。これらの電位差のうちの最初のものの印加は、チャ
ンネル内に電子の流れを発生する電界を発生する。これ
らの電子はチャンネルの原子と衝突し、新たな自由電子
を出現させる。これらの電子は非常に高いエネルギ（従
って、「ホットキャリア」と呼ばれる）を有している。
フローティングゲートトランジスタの制御ゲートとソー
スとの間のこの高い電位差はフローティングゲートと基
板との間に強い電界を発生し、その効果は、これらの電
子のうちの幾等かがフローティングゲート内に注入さ
れ、従ってメモリセルを「プログラムされた」即ち書込
まれた状態として知られる状態とさせる。
【０００３】メモリセルのプログラミングがフローティ
ングゲートトランジスタの制御ゲート及びドレインの両
方に電圧を印加させることを必要とする事実は、他のメ
モリセルをプログラミングすることなしに１つの特定の
メモリセルをプログラムするために選択トランジスタを
使用することの必要性を取除いている。その結果、シリ
コン面積は比較的小さく且つ集積度が向上される。一
方、メモリセルの全ての消去はメモリセルを紫外線に照
射させることによって実質的に同時的に行われる。
【０００４】ＥＰＲＯＭメモリセルを個別的に消去する
ことの必要性に対処するために、電気的に消去可能プロ
グラム可能（書込可能）リードオンリメモリ（ＥＥＰＲ
ＯＭ）が開発された。これらのメモリはトンネル効果
（即ち、ファウラーノルトハイム効果）によって電気的
にプログラム可能（書込可能）且つ消去可能である。該
メモリセルは、そのドレインが選択トランジスタによっ
てビット線へ接続されているフローティングゲートトラ
ンジスタを有している。該選択トランジスタのゲートは
ワード線へ接続している。該フローティングゲートトラ
ンジスタのゲートはバイアストランジスタによって制御
される。通常、フローティングゲートトランジスタのソ
ースは接地等の基準電位へ接続される。これらのフロー
ティングゲートトランジスタは、基板とフローティング
ゲートとの間に酸化物層を有しており、それはトンネル
効果によって電荷の転送を可能とさせるために非常に薄
いものである。ＥＰＲＯＭと比較してＥＥＰＲＯＭの利
点は、各メモリセルが他のＥＥＰＲＯＭセルとは独立的
にプログラム可能であり且つ消去可能であるという点で
ある。その場合のトレードオフ即ち利益衡量は、シリコ
ンのより大きな表面積が必要とされ、従って集積度が低
くなることである。
【０００５】３番目のタイプのメモリが最近ポピュラー
になっている。このタイプのメモリはフラッシュＥＰＲ
ＯＭであり、それはＥＰＲＯＭの比較的高い集積度をＥ
ＥＰＲＯＭのプログラミング及び消去の容易性と結合さ
せている。フラッシュメモリセルは、ＥＰＲＯＭセルが
プログラムされるのと同一の態様でホットキャリア効果
を使用して個別的にプログラムすることが可能である。
フラッシュメモリセルは、又、トンネル効果によって電
気的に消去可能である。フラッシュメモリセルのメモリ
セルは、その厚さがＥＥＰＲＯＭフローティングゲート
トランジスタの酸化物層の厚さよりも大きいがＥＰＲＯ
Ｍフローティングゲートトランジスタの酸化物層厚さよ
りも小さい酸化物層を有するフローティングゲートトラ
ンジスタを有している。従って、フラッシュメモリセル
はトンネル効果によって消去することが可能である。消
去の場合には、高い負の電位差がフローティングゲート
トランジスタの制御ゲートとソースとの間に形成され、
ドレインは高インピーダンス状態とされるか又は接地電
位へ接続され、従ってフローティングゲートから電子を
除去する傾向となる高い電界が形成される。
【０００６】図１を参照すると、フラッシュＥＰＲＯＭ
装置（以後、フラッシュメモリ装置と呼称する）は、典
型的に、フラッシュメモリセルからなる行と列との形態
に組織されたフラッシュメモリセルからなる少なくとも
１個のアレイＡを有している。アレイＡは、典型的に、
ブロックＢに区画化されており、その各々は、更に、セ
クターＳに分割されている。フラッシュメモリ装置へ印
加される外部的に発生されたアドレスの値に基づいて、
メモリセルからなる単一の行及び少なくとも１つの列を
選択するために行デコーダーＲ及び列デコーダーＣが使
用される。センスアンプＳＡがアドレスされたフラッシ
ュメモリセル内に格納されているデータ値に対応するア
ドレスされた列線上の電圧レベルを増幅するためにメモ
リセルからなる列に対応する列線へ結合されている。ア
レイＡ、行及び列デコーダー及びセンスアンプＳＡの特
定の実現例は当該技術分野において公知であり、その詳
細な説明は割愛する。
【０００７】製造歩留まりを改善させるために欠陥を有
するメモリセルからなる列をメモリセルからなる冗長列
で置換させるためにフラッシュメモリ装置において冗長
が従来使用されている。１つの既存のフラッシュメモリ
構成においては、冗長列ＲＣは各ブロックＢ内において
又はそれにすぐ隣接して配設されている。各ブロックＢ
は図１に示したように冗長列ＲＣの個別的な組に対応し
ている。冗長列ＲＣは冗長列ＲＣが関連するブロックＢ
内の欠陥を有するフラッシュメモリセルからなる列（即
ち、欠陥列）を置換させるべく適合されている。メモリ
セルからなる二次的アレイ内に維持させることが可能な
非揮発性格納コンポーネントＳＣが、冗長列ＲＣが欠陥
列を置換させるために使用されるか否かを識別するため
に使用される。特に、単一の格納コンポーネントＳＣは
個別的な冗長列ＲＣと関連している。各格納コンポーネ
ントＳＣは、メモリアクセス動作期間中に列の置換を可
能とさせるイネーブルビットと共に、関連する冗長列を
置換する欠陥列の列アドレスを格納することが可能であ
る。センスアンプＳＡＲがメモリアクセス動作期間中に
センスアンプ動作を実施するために冗長列ＲＣの列線へ
結合されている。このように、図１の既存のフラッシュ
メモリ装置はフラッシュメモリアレイＡ内の欠陥列を冗
長メモリセルからなる冗長列で置換させ、それにより製
造歩留まりを改善することが可能である。
【０００８】然しながら、図１の既存のフラッシュメモ
リ装置のメモリセルからなる欠陥列を置換させる能力は
欠陥列の数が増加するに従い制限される。この能力の減
少は、部分的には、単一ワードにおいて使用することが
可能な冗長列の最大数が冗長列ＲＣのセンスアンプ動作
のために使用されるセンスアンプＳＡＲの数に等しいと
いう事実に起因している。この能力の減少は、又、任意
のブロックＢにおいて置換することが可能な欠陥列の最
大数がブロックＢにおける冗長列ＲＣの数と等しいとい
う事実に起因している。この欠陥列の数が増加するに従
いフラッシュメモリセルからなる欠陥列を置換させる能
力が減少するという結果、フラッシュメモリ装置におい
て欠陥列をより効率的に置換させる技術が必要とされて
いる。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、列冗長性を改善した非揮発性メモリ装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、従来の
フラッシュメモリ装置における上述した欠点を解消し、
且つ冗長回路の修復の可能性を改善したフラッシュメモ
リ装置を提供している。本発明の例示的実施例によれ
ば、フラッシュメモリ装置は二次的格納（記憶）要素か
らなる組を有しており、その各々はメモリセルからなる
１つのブロックにおける単一冗長列と硬直的に関連して
いるものではない。その代わりに、二次的格納要素から
なる各組はメモリセルからなる任意のブロックにおける
１つの列が欠陥を有するものとして識別することが可能
である。このように、二次的格納要素の組数は冗長列の
数に固定されているものではなく、その代わりに、置換
することが所望されるメモリセルからなる欠陥列の最大
数に基づいている。従って、二次的格納要素の数を実質
的に増加させることなしに修復の可能性を向上させてい
る。
【００１１】例示的なフラッシュメモリ装置は行及び列
の形態に配列されており且つメモリセルからなる複数個
のブロックに区画化されているメモリセルからなる少な
くとも１個のアレイを有しており、メモリセルからなる
各ブロックはメモリセルからなる複数個の冗長列を有し
ている。アドレスデコード回路が外部的に発生されたア
ドレスを受取り且つ外部的に発生されたアドレスに対応
するメモリセルからなる１つの行と少なくとも１つの列
とを選択する。この例示的なフラッシュメモリ装置は、
更に、内部に位置されている複数組の二次的格納要素を
具備する二次的メモリアレイを有している。冗長回路が
各組の二次的格納要素を検査し、且つ二次的メモリアレ
イ内の１組の二次的格納要素がメモリセルからなる選択
された列が欠陥性であることを識別することの肯定的決
定により、メモリセルからなる選択した列をメモリセル
からなる冗長列と置換させる。
【００１２】
【発明の実施の形態】図２を参照すると、本発明の例示
的実施例に基づく非揮発性メモリ装置１が示されてい
る。非揮発性メモリ装置１は事実上任意のタイプの非揮
発性メモリ装置とすることが可能であるが、非揮発性メ
モリ装置１は説明の便宜上フラッシュメモリ装置として
以下に説明する。
【００１３】一般的には、フラッシュメモリ装置１は欠
陥を有するメモリセル２０からなる列を効率的に置換さ
せるための冗長回路を有している。フラッシュメモリ装
置１はメモリセル２０からなる少なくとも１つのアレイ
２を有している。メモリセル２０からなるアレイ２はメ
モリセル２０からなる行及び列１６の形態に配列させる
ことが可能である。本発明の例示的実施例によれば、ア
レイ２はメモリセル２０からなるブロックに区画化され
ており、各ブロック３は、更に、メモリセル２０からな
る１個又はそれ以上のセクターに区画化されている。メ
モリセル２０からなる各ブロック３は冗長メモリセル２
０からなる複数個の冗長列４を有することが可能であ
る。冗長メモリセル２０からなる各冗長列４は、以下に
詳細に説明するように、冗長列４が配設されているブロ
ック３内のメモリセル２０からなる複数個の通常の（即
ち、非冗長の）列１６のうちのいずれかを置換させるこ
とが可能である。アレイ２は図２においてはメモリセル
２０からなる２個のブロック３に分割された場合を示し
ているが、アレイ２はメモリセル２０からなる２個より
多くのブロック３に分割することが可能であることを理
解すべきである。
【００１４】アレイ２は図２においては、説明の便宜
上、メモリセル２０が比較的まばらに設けられているも
のとして示されている。然しながら、アレイ２は、実質
的には、上述した如くメモリセル２０からなる行及び列
に配列されてメモリセル２０で完全に充填されているこ
とを理解すべきである。
【００１５】メモリセル２０からなる各ブロック３の冗
長列４は所定の置換技法に従ってブロック３内のメモリ
セル２０からなる欠陥列１６を置換すべく適合されてい
る。例えば、ブロック３内の通常の列１６及び冗長列４
の両方は、各々、１つ又はそれ以上の組に分割すること
が可能であり、各組の冗長列４は通常の列からなる個別
的な組における列１６を置換させることが可能である。
ブロック３内の１組の列１６のうちの欠陥列を選択的に
置換させる１組の冗長列のうちの特定の冗長列４は欠陥
列１６の列アドレスに基づくものとすることが可能であ
る。特に、欠陥列の列アドレスの一部は、対応する組の
冗長列４における特定の冗長列４を識別するために使用
される。このように、与えられた欠陥列に対して、欠陥
列を選択的に置換させることが可能な冗長列４は実質的
に迅速に且つ簡単に決定することが可能である。
【００１６】ブロック３内のメモリセル２０からなる各
列におけるメモリセル２０は個別的な列線５へ接続させ
ることが可能であり、且つブロック３におけるメモリセ
ル２０からなる各行内のメモリセル２０は個別的な行線
６へ接続させることが可能である。列線５は、アレイ２
の周辺部に対して選択された局所的列線を提供するため
にメインの列線（図２には示していない）へ結合されて
いる局所的列線とすることが可能である。フラッシュメ
モリにおける局所的列線及びメインの列線の使用は公知
であり、その詳細な説明は割愛する。
【００１７】フラッシュメモリ装置１は、更に、行デコ
ード回路７を有することが可能であり、それは外部的に
発生されたアドレス又はその一部を受取り且つブロック
３におけるメモリセル２０からなる１つの行を選択及び
／又は活性化させる。特に、外部的に発生されたアドレ
スに対応するメモリセル２０からなる行は、列線５へ接
続されることによって選択及び／又は活性化される。行
デコード回路７は、例えば、外部的に発生されたアドレ
スを受取ることに応答して、外部的に発生されたアドレ
スに対応する単一の行線６を第一電圧レベルへ駆動して
その行における各メモリセルを活性化させ、一方残りの
行線６を別の電圧レベルへ駆動して残りの行におけるメ
モリセル２０を不活性化させる論理を有することが可能
である。行デコード回路７は当該技術分野において公知
の如くブール論理ゲートで実現することが可能である。
【００１８】更に、フラッシュメモリ装置１は列デコー
ド回路８を有することが可能であり、それは外部的に発
生されたアドレスを受取り且つその外部的に発生された
アドレスに対応する１個又はそれ以上の列線５を選択す
る。列デコード回路８は、例えば、アレイ２内の各列線
５へ接続されているマルチプレクス回路として実現する
ことが可能である。列デコード回路８は、メモリセル２
０からなる通常の列１６と関連する１つ又はそれ以上の
列線５を選択するためのデコード回路８ａ及び冗長メモ
リセル２０からなる冗長列４と関連する１つ又はそれ以
上の列線５を選択するための冗長デコード回路８ｂを有
することが可能である。
【００１９】メモリ読取動作期間中、アドレスされたメ
モリセル２０はそれに対応する列線５へ接続される。典
型的に、アドレスされたメモリセル２０のそれらの対応
する列線５への接続は、列線５を２つ又はそれ以上の電
圧レベルのうちの１つとさせる。フラッシュメモリ装置
１は、アドレスされたメモリセル２０内に格納されてい
るデータに対応する列線５上の電圧レベルを検知し且つ
センスアンプ出力信号をアレイ２外部の回路によって容
易に解釈されるか又はその他の態様で処理される電圧レ
ベルへ駆動させるセンスアンプ９を有することが可能で
ある。センスアンプ９は、通常の列１６の列線へ結合さ
れているセンスアンプ９ａと、冗長列４の列線５へ結合
されているセンスアンプ９ｂとを有することが可能であ
る。
【００２０】センスアンプ９は列線５と列デコード回路
８との間に接続させることが可能であることを理解すべ
きである。この実施例においては、センスアンプ９はメ
モリセル２０からなる各ブロック３の列線５へ接続され
ている。
【００２１】フラッシュメモリ装置１は、通常、アドレ
スされたメモリセル５をフラッシュメモリ装置１の外部
Ｉ／Ｏデータピン１４へ結合させるデータ入力／出力
（Ｉ／Ｏ）回路１３を有することが可能である。図２に
示したように、データＩ／Ｏ回路１３はセンスアンプ９
へ接続している。フラッシュメモリ装置１は、又、外部
的に発生された入力制御信号を受取り且つメモリアクセ
ス動作を実施するためにフラッシュメモリ装置１の種々
のコンポーネント（行デコード回路７、列デコード回路
８、センスアンプ９、データＩ／Ｏ回路１３等）を制御
する制御回路１５を有することが可能である。
【００２２】フラッシュメモリ装置１はメモリセルから
なる二次的アレイ１０を有することが可能であり、それ
はアレイ２に隣接させることが可能である。二次的アレ
イ１０は、フラッシュメモリセル又はその他の非揮発性
メモリセル／データ格納回路を有することが可能であ
る。二次的アレイ１０のメモリセルはメモリセルからな
るグループ１１内に組込むことが可能である。本発明の
例示的実施例によれば、二次的アレイ１０におけるメモ
リセルからなる各グループ１１は、いずれかのブロック
３におけるメモリセル２０からなるいずれかの欠陥列１
６を識別することが可能である。換言すると、二次的ア
レイ１０におけるメモリセルからなる各グループ１１
は、欠陥列１６を置換する場合に使用するために、冗長
メモリセル２０からなるただ１つの冗長列４と硬直的に
関連しているものではない。二次的アレイ１０内のメモ
リセルからなるグループ１１と冗長メモリセル２０から
なる冗長列４との間には１対１の対応は存在しない。
【００２３】メモリセル２０からなるいずれかのブロッ
ク３におけるいずれかの列１６が欠陥を有するものであ
るとして識別することが可能であるために、二次的アレ
イ１０内のメモリセルからなる各グループ１１は欠陥列
１６が位置しているブロックアドレスのみならず欠陥列
１６の列アドレスを格納するための充分な数のメモリセ
ルを有している。各グループ１１は欠陥列１６の列アド
レスを格納することが可能なメモリセルからなる第一サ
ブグループ１１ａと、欠陥列１６が位置しているブロッ
クアドレスを格納することが可能なメモリセルからなる
第二サブグループ１１ｂとを有している。メモリセルか
らなる第三サブグループ１１ｃは、グループ１１がメモ
リセル２０からなるアレイ２における欠陥列１６に関連
する情報を格納しているか否かを表わす。第三サブグル
ープ１１ｃは、メモリアクセス動作期間中、メモリセル
２０からなる欠陥列１６を冗長メモリセル２０からなる
冗長列４と置換させることを可能とするために使用する
ことが可能である。
【００２４】フラッシュメモリ装置１は、更に、各セン
スアンプ９の出力を受取り且つ欠陥列１６と関連する１
つ又はそれ以上のセンスアンプ９ａの出力を冗長列４と
関連する１つ又はそれ以上のセンスアンプ９ｂの出力と
選択的に置換させるべく結合されている冗長デコード回
路１８を有することが可能である。冗長デコード回路１
８は、例えば、１つ又はそれ以上のセンスアンプ９ａの
出力を１つ又はそれ以上のセンスアンプ９ｂの出力と実
効的に置換させるためのマルチプレクス回路で実現する
ことが可能である。冗長デコード回路１８はセンスアン
プ９の出力を二次的アレイ１０の内容に基づいてセンス
アンプ９ｂの出力と置換させる。
【００２５】冗長デコード回路１８は、メモリ読取動作
のタイミングを最小とさせ及び／又はメモリ読取動作の
タイミングを許容可能な限界内に維持するために、セン
スアンプ９ａの出力をセンスアンプ９ｂの出力と置換さ
せるべく構成されている。然しながら、理解すべきこと
であるが、冗長デコード回路１８は列デコード回路８と
センスアンプ９との間に構成することが可能であり及び
／又はその他の態様で列デコード回路８の一部とするこ
とが可能である。この実現例においては、冗長デコード
回路１８は欠陥列１６と関連する列線５をメモリセルか
らなる冗長列４と関連する列線５と選択的に置換させ
る。冗長デコード回路１８の出力は、この場合には、セ
ンスアンプ９の入力へ接続される。いずれの構成におい
ても、その正味の効果は、メモリセルからなる欠陥列１
６がメモリセルからなる冗長列４で置換されることであ
る。
【００２６】フラッシュメモリ装置１は、更に、通常、
メモリアクセス動作期間中にいずれかのブロック３にお
けるメモリセル２０からなる欠陥列１６を同一のブロッ
ク３内の冗長列４で選択的に置換させるための冗長制御
回路１２を有することが可能である。特に、冗長制御回
路１２及び冗長デコード回路１８は、メモリセルからな
る欠陥列１６と関連するセンスアンプ９ａの出力をメモ
リセルからなる冗長列４と関連するセンスアンプ９ｂの
出力と選択的に置換させる。冗長制御回路１２は、アド
レスされた列がグループ１１によって欠陥性であるとし
て識別されているか否かを判別するために、メモリアク
セス動作期間中に二次的アレイ１０内のメモリセルから
なる各グループ１１を読取る。冗長制御回路１２は外部
的に発生されたアドレスに対応するブロックアドレス及
び列アドレスを、夫々、二次的アレイ１０内の各グルー
プ１１内に格納されているブロックアドレス及び列アド
レスと比較する。二次的アレイ１０内のグループ１１が
アドレスされた列１６が欠陥性であるとして識別する
（即ち、外部的に発生されたアドレスがグループ１１内
に格納されているアドレスと一致）肯定的決定がなされ
ると、冗長制御回路１２は冗長デコード回路１８を制御
してアドレスされた欠陥列１６と関連するセンスアンプ
９ａの出力を同一のブロック３内に位置している冗長列
４と関連するセンスアンプ９ｂの出力と置換させる。こ
のように、冗長制御回路１２及び二次的アレイ１１は連
想記憶メモリ（ＣＡＭ）を形成するか又はそうでない場
合にはＣＡＭ型の動作を実施するために結合することが
可能である。
【００２７】メモリ読取動作を実施する場合のフラッシ
ュメモリ装置１の動作について図３を参照して説明す
る。初期的には、フラッシュメモリ装置１はステップ３
０において欠陥についてテストが行われる。メモリセル
からなる１つの列が欠陥性であることが判別すると、欠
陥列１６に関連する列アドレス及びブロックアドレス
が、ステップ３１において、二次的アレイ１０内のメモ
リセルからなるいずれか１つのグループ１１におけるグ
ループ１１ａ及び１１ｂ内に夫々格納される。この時
に、該グループのグループ１１ｃは、グループ１１は欠
陥列１６を識別するものであることを表示すべくプログ
ラムされる。理解すべきことであるが、ステップ３０及
び３１は、例えば、フラッシュメモリ装置１をユーザへ
配送する前に製造業者によって実施することが可能であ
る。
【００２８】その後に、ステップ３２において、メモリ
読取動作を開始するために外部的に発生されたアドレス
及び入力制御信号をフラッシュメモリ装置へ印加するこ
とによってメモリ読取動作が開始される。これらの信号
を受取ると、行デコード回路７はメモリセルアレイ２内
のメモリセル２０からなる１つの行を選択し、且つ列デ
コード回路８はセンスアンプ９へ接続するために１つ又
はそれ以上の列線５を選択する。次いで、センスアンプ
９がステップ３３において活性化されて、それに接続さ
れている列線５上に表われる電圧レベルを検知し且つセ
ンスアンプ９によって検知する前の列線５の電圧レベル
に基づいて、そのセンスアンプ出力を適宜の電圧レベル
へ駆動する。
【００２９】ほぼこの同一の時間において、冗長制御回
路１２はステップ３４において二次的アレイ１０の内容
を検査して、二次的アレイ１０がアドレスされた列１６
のうちのいずれかが欠陥性であることを識別するか否か
を判別する。二次的アレイ２内のメモリセルからなるい
ずれかのグループ１１がアドレスされた列１６に対応す
るブロックアドレス及び列アドレスをその中に格納して
いる場合には、冗長制御回路１２は、ステップ３５にお
いて、グループ１１によって識別されたアドレスされた
欠陥列１６を置換すべき特定の冗長列４を決定する。こ
の決定は、例えば、部分的には、欠陥列１６に対応する
列アドレスに基づいて行うことが可能である。特定の冗
長列４が識別されると、冗長制御回路１２は、ステップ
３６において、冗長デコード回路１８を制御し、従って
欠陥のないアドレスされた列１６と関連するセンスアン
プ９ａの出力が、ステップ３５において識別された特定
の冗長列と関連するセンスアンプ９ｂの出力と共に、デ
ータＩ／Ｏ回路１３へ供給される。換言すると、制御回
路１０は、二次的アレイ２によって識別された特定の冗
長列４がステップ３５において対応する欠陥列１６を置
換させるように冗長デコード回路１８を制御する。その
後に、冗長デコード回路１８の出力は、データＩ／Ｏ回
路１３へ供給されて外部データＩ／Ｏピン１４を駆動
し、それによりメモリ読取動作を完了する。
【００３０】上述したように、フラッシュメモリに対す
る従来の冗長技術の欠点は修復可能性及び／又は冗長効
率が比較的低くなるということである。二次的アレイ１
０内のメモリセルからなるグループ１１と冗長列４との
間には１対１の対応が存在せず、且つ各グループ１１は
複数個のブロック３のうちのいずれかにおけるいずれか
の欠陥列１６を識別することが可能であるので、従来の
フラッシュメモリ装置と比較して同数の欠陥列を修復す
るために必要とされるメモリセルからなるグループ１１
の数はより少ない。
【００３１】図４は、図１の上述した従来の冗長技術及
び本発明の例示的実施例に基づく図２のフラッシュメモ
リ装置１の冗長技術に対する修復の可能性即ち確率のプ
ロットを示している。理解されるように、二次的アレイ
２における実質的に同数の記憶要素に対して、本発明の
冗長技術に対する修復可能性（確率）は実質的に増加さ
せている。
【００３２】更に、二次的アレイ１０内のメモリセルか
らなるグループ１１の数は冗長列４の数に結び付けられ
ていないので、フラッシュメモリ装置１は二次的アレイ
１０内のグループ１１の数を増加させることなしに修復
可能性（確率）を増加させることが可能である。例え
ば、ブロック３の寸法を半分にした場合（即ち、アレイ
２内のブロック３の数を２倍とする）、修復可能性（確
率）が増加する。ブロック３を半分にすることによって
二次的アレイ２に与える唯一の効果は、二次的アレイ２
内の各グループ１１がアドレスされたブロック３を識別
するための付加的なビットを包含せねばならないという
ことである。その結果、フラッシュメモリ装置１の修復
可能性（確率）は二次的アレイ１０の寸法を実質的に増
加させることなしに増加される。
【００３３】理解すべきことであるが、フラッシュメモ
リ装置１は非揮発性メモリを必要とする多数の装置のう
ちのいずれにおいても使用することが可能である。例え
ば、フラッシュメモリ装置１はフラッシュメモリ装置１
内に格納されているデータへアクセスする処理ユニット
１０２を具備する電子システム１００（図５）内に位置
させることが可能である。システム１００は、例えば、
コンピュータ及び／又はデータ処理装置、又は無線電話
等のテレコミュニケーション装置とすることが可能であ
る。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリ装置を示した概略ブ
ロック図。
【図２】 本発明の例示的実施例に基づくフラッシュメ
モリ装置を示した概略ブロック図。
【図３】 図２の例示的なフラッシュメモリ装置の動作
を示したフローチャート。
【図４】 実質的に同数の二次的格納要素に対しての図
１のフラッシュメモリ装置の修復可能性に対する図２の
フラッシュメモリ装置の修復可能性を示したグラフ図。
【図５】 図２のフラッシュメモリ装置を内部に具備す
る計算／通信装置を示した概略ブロック図。
【符号の説明】
１ 非揮発性メモリ装置 ２ アレイ ３ ブロック ４ 冗長列 ５ 列線 ６ 行線 ７ 行デコード回路 ８ 列デコード回路 ９ センスアンプ １３ データ入力／出力（Ｉ／Ｏ）回路 １４ 外部Ｉ／Ｏデータピン １５ 制御回路 １６ 行、列 １６ 通常の列 １６ 欠陥列 １８ 冗長デコード回路 ２０ メモリセル
フロントページの続き (72)発明者 ステッラ マタッレセ アメリカ合衆国， カリフォルニア 94536， フレモント， セコイア テラ ス 37250， ナンバー 2035 (72)発明者 ルカ ジオバッニ ファソリ アメリカ合衆国， カリフォルニア 94536， フレモント， セコイア テラ ス 37250， ナンバー 2035 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD13 AE00 5L106 AA10 CC09 CC13 CC17

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 非揮発性メモリ装置において、 行及び列の形態に配列されており且つメモリセルからな
    る複数個のブロックに区画化されており、各ブロックが
    メモリセルからなる複数個の冗長列を包含しているメモ
    リセルからなる少なくとも１個のアレイ、 外部的に発生されたアドレスを受取り且つそれに対応し
    てメモリセルからなる行及び少なくとも１個の列を選択
    するアドレスデコード回路、 複数組の格納要素であって、少なくとも１組の格納要素
    がメモリセルからなる少なくとも１つのブロックにおけ
    るメモリセルからなるいずれかの列が欠陥性であること
    を表わすことが可能である複数組の格納要素、 １組の格納要素がメモリセルからなる少なくとも１つの
    選択した列が欠陥性であることを識別することの肯定的
    決定によりメモリセルからなる少なくとも１つの選択し
    た列をメモリセルからなる少なくとも１つの冗長列と置
    換させる冗長回路、を有していることを特徴とする非揮
    発性メモリ装置。
  2. 【請求項２】 請求項１において、各組の格納要素がメ
    モリセルからなる任意のブロックにおけるメモリセルか
    らなる任意の列が欠陥性であることを識別することが可
    能であることを特徴とする非揮発性メモリ装置。
  3. 【請求項３】 請求項１において、前記少なくとも１組
    の格納要素がメモリセルからなる前記少なくとも１個の
    アレイにおけるメモリセルからなる欠陥性の列に対応す
    る列アドレス及びブロックアドレスを維持することが可
    能であることを特徴とする非揮発性メモリ装置。
  4. 【請求項４】 請求項３において、前記少なくとも１組
    の格納要素が、更に、前記１組の格納要素がメモリセル
    からなる前記少なくとも１個のアレイにおけるメモリセ
    ルからなる欠陥性の列に対応する列及びブロックアドレ
    スを維持するか否かを識別するイネーブルビットを維持
    することが可能であることを特徴とする非揮発性メモリ
    装置。
  5. 【請求項５】 請求項３において、前記格納要素の組に
    おける格納要素がフラッシュメモリセルを有しているこ
    とを特徴とする非揮発性メモリ装置。
  6. 【請求項６】 請求項３において、前記格納要素からな
    る組における格納要素がメモリセルからなる前記少なく
    とも１個のアレイに隣接した二次的アレイにおけるフラ
    ッシュメモリセルを有していることを特徴とする非揮発
    性メモリ装置。
  7. 【請求項７】 請求項１において、前記少なくとも１個
    のアレイが複数個の列線を有しており、メモリセルから
    なる各列が別個の列線へ結合されており、 前記非揮発性メモリ装置が、更に、前記列線へ結合され
    ている複数個のセンスアンプを有しており、 前記冗長回路が、 前記センスアンプの出力へ結合されている冗長デコード
    回路、 １組の格納要素がメモリセルからなる前記少なくとも１
    個の選択した列が欠陥を有しているものとして識別する
    肯定的決定に基づいて、前記少なくとも１個の冗長列と
    関連するセンスアンプの出力を前記非揮発性メモリ装置
    の外部データピンへ結合させ且つ前記少なくとも１個の
    選択した列と関連するセンスアンプの出力を前記外部デ
    ータピンから切断させるために前記冗長デコード回路を
    制御する冗長制御回路、を有していることを特徴とする
    非揮発性メモリ装置。
  8. 【請求項８】 請求項１において、前記冗長回路及び前
    記記憶要素の組が連想記憶メモリを形成することを特徴
    とする非揮発性メモリ装置。
  9. 【請求項９】 請求項１において、格納要素の組の数は
    前記メモリセルからなる少なくとも１個のアレイにおけ
    る冗長列の数よりも少ないことを特徴とする非揮発性メ
    モリ装置。
  10. 【請求項１０】 請求項１において、前記非揮発性メモ
    リ装置が内部に処理ユニットを具備している電子装置内
    に配設されていることを特徴とする非揮発性メモリ装
    置。
  11. 【請求項１１】 行及び列の形態に配列されているメモ
    リセルからなる少なくとも１個のアレイ及びメモリセル
    からなる二次的アレイを具備している非揮発性メモリ装
    置に関してメモリ読取動作を実施する方法において、 メモリセルからなる１つの行及び少なくとも１つの列に
    対応するアドレスを受取り、 前記受取ったアドレスに対応するメモリセルからなる行
    及びメモリセルからなる少なくとも１つの列を選択し、 前記メモリセルからなる二次的アレイをサーチし且つ前
    記メモリセルからなる二次的アレイにおけるいずれかの
    グループのメモリセルが前記選択したメモリセルからな
    る少なくとも１つの列が欠陥を有しているか否かを決定
    し、 前記メモリセルからなる二次的アレイにおける１つのグ
    ループのメモリセルが前記選択したメモリセルからなる
    少なくとも１つの列が欠陥を有していることを識別する
    ことが肯定的に決定されると、前記選択した少なくとも
    １つの列を冗長メモリセルからなる冗長列で置換し、前
    記冗長メモリセルからなる冗長列が前記メモリ読取動作
    期間中に前記非揮発性メモリ装置のデータピンへデータ
    値を供給する、ことを特徴とする方法。
  12. 【請求項１２】 請求項１１において、更に、初期的
    に、前記メモリセルからなる少なくとも１つのアレイに
    おける１つの列が欠陥を有しているか否かを決定し、且
    つ前記メモリセルからなる二次的アレイ内のいずれか１
    つのグループのメモリセル内に前記欠陥を有する列に対
    応するブロックアドレス及び列アドレスを格納する、こ
    とを特徴とする方法。
  13. 【請求項１３】 請求項１１において、 前記非揮発性メモリセルが複数個のセンスアンプを有し
    ており、 前記置換させる場合に、前記欠陥を有する選択した少な
    くとも１つの列と関連するセンスアンプの出力を前記デ
    ータピンから切断し、且つ冗長メモリセルからなる冗長
    列と関連するセンスアンプの出力を前記データピンへ結
    合させる、ことを特徴とする方法。
  14. 【請求項１４】 非揮発性メモリ装置において、 行及び列の形態に配列されており且つメモリセルからな
    る複数個のブロックに区画化されており、各ブロックが
    メモリセルからなる複数個の冗長列を有しているメモリ
    セルからなる少なくとも１個のアレイ、 外部的に発生されたアドレスを受取り且つそれに対応す
    るメモリセルからなる１つの行及び少なくとも１つの列
    を選択するアドレスデコード回路、 格納要素からなる複数個の組であって、前記格納要素の
    組がメモリセルからなるいずれかのブロックにおけるメ
    モリセルからなる少なくとも１つの列が欠陥性であるこ
    とを識別することが可能である複数個の組の格納要素、 １組の格納要素がメモリセルからなる前記少なくとも１
    つの選択した列が欠陥性であることを識別する肯定的決
    定によりメモリセルからなる少なくとも１つの選択した
    列をメモリセルからなる少なくとも１つの冗長列と置換
    させる冗長回路、を有していることを特徴とする非揮発
    性メモリ装置。
  15. 【請求項１５】 請求項１４において、前記格納要素の
    組がメモリセルからなるいずれかのブロックにおけるメ
    モリセルからなるいずれかの列が欠陥性であることを識
    別することが可能であることを特徴とする非揮発性メモ
    リ装置。
  16. 【請求項１６】 請求項１４において、前記格納要素の
    組が、前記メモリセルからなる少なくとも１つのアレイ
    におけるメモリセルからなる欠陥性の列に対応する列ア
    ドレスとブロックアドレスとを維持することが可能であ
    ることを特徴とする非揮発性メモリ装置。
  17. 【請求項１７】 請求項１６において、格納要素の各組
    が、更に、前記格納要素の組が前記メモリセルからなる
    少なくとも１つのアレイにおけるメモリセルからなる欠
    陥性の列に対応する列アドレスとブロックアドレスとを
    維持するか否かを識別するイネーブルビットを維持する
    ことが可能であることを特徴とする非揮発性メモリ装
    置。
  18. 【請求項１８】 請求項１４において、前記格納要素の
    組における格納要素がフラッシュメモリセルを有してい
    ることを特徴とする非揮発性メモリ装置。
  19. 【請求項１９】 請求項１４において、前記格納要素の
    組における格納要素が前記メモリセルからなる少なくと
    も１つのアレイに隣接した二次的アレイにおけるフラッ
    シュメモリセルを有していることを特徴とする非揮発性
    メモリ装置。
  20. 【請求項２０】 請求項１４において、更に、 前記冗長列に結合されている複数個のセンスアンプ、を
    有しており、前記冗長回路が、欠陥性であるとして識別
    された前記少なくとも１つの選択したメモリセルからな
    る列と関連するセンスアンプの出力を前記非揮発性メモ
    リ装置のデータピンから選択的に切断させ、且つメモリ
    読取動作期間中に前記少なくとも１つの冗長列を選択的
    に接続させる、ことを特徴とする非揮発性メモリ装置。
  21. 【請求項２１】 請求項１４において、前記冗長回路及
    び前記格納要素の組が連想記憶メモリを形成しているこ
    とを特徴とする非揮発性メモリ装置。
  22. 【請求項２２】 請求項１４において、前記格納要素の
    組の数が前記メモリセルからなる少なくとも１つのアレ
    イにおける冗長列の数より少ないことを特徴とする非揮
    発性メモリ装置。
  23. 【請求項２３】 請求項１４において、前記非揮発性メ
    モリ装置が処理要素を具備する電子装置内に配設されて
    いることを特徴とする非揮発性メモリ装置。
  24. 【請求項２４】 フラッシュメモリ装置において、 行及び列の形態に配列されており且つメモリセルからな
    る複数個のブロックに区画化されており、各ブロックが
    メモリセルからなる複数個の冗長列を包含しているメモ
    リセルからなる少なくとも１個のアレイ、 外部的に発生されたアドレスを受取り且つそれに対応し
    てメモリセルからなる１つの行と１つの列とを選択する
    デコード手段、 メモリセルからなる少なくとも１つのブロックにおける
    メモリセルからなるいずれかの列が欠陥性であることを
    識別する格納手段、 前記格納手段が前記メモリセルからなる選択された列が
    欠陥性であることを識別する肯定的決定によりメモリセ
    ルからなる選択された列をメモリセルからなる冗長列と
    置換させる冗長手段、を有していることを特徴とするフ
    ラッシュメモリ装置。
  25. 【請求項２５】 電子装置において、 処理ユニット、 前記処理ユニットへ結合されているフラッシュメモリ装
    置、 を有しており、前記フラッシュメモリ装置が、 行及び列の形態に配列されており且つメモリセルからな
    る複数個のブロックに区画化されており、各ブロックが
    メモリセルからなる複数個の冗長列を包含しているメモ
    リセルからなる少なくとも１個のアレイ、 外部的に発生されたアドレスを受取り且つそれに対応し
    てメモリセルからなる１つの行と少なくとも１つの列と
    を選択するアドレスデコード回路、 複数組の格納要素であって、前記格納要素の組がメモリ
    セルからなるいずれかのブロックにおけるメモリセルか
    らなる少なくとも１つの列が欠陥性であることを識別す
    ることが可能である複数組の格納要素、 １組の格納要素がメモリセルからなる選択された列が欠
    陥性であることを識別することの肯定的決定によりメモ
    リセルからなる選択した列をメモリセルからなる冗長列
    と置換させる冗長回路、を有していることを特徴とする
    電子装置。
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