JP2009507326A - 欠陥入出力線の修復用の再設定可能なメモリブロック冗長 - Google Patents

欠陥入出力線の修復用の再設定可能なメモリブロック冗長 Download PDF

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Abstract

本発明の一実施形態は、メモリデバイス内に再設定可能な修復回路を設ける技術である。テーブル構造が、複数のエントリを含み、各エントリは、欠陥アドレスワード及び冗長アドレスワードを有する。冗長アドレスワードは、冗長ブロックに対応し、また、メモリデバイスのメモリブロックにおける欠陥入出力（Ｉ／Ｏ）線へのメモリアクセスに応答して生成される。復号化回路が、冗長アドレスワードを復号化し、それにより、欠陥Ｉ／Ｏ線と置き換える目的で冗長ブロックにおける冗長Ｉ／Ｏ線を選択する。
【選択図】 なし

Description

本発明の実施形態は、メモリデバイスの分野、具体的には、メモリデバイスにおける冗長に係る。
ブロック冗長は、通常、フラッシュメモリといった不揮発性メモリにおいて行又は列冗長で調整することのできない欠陥を修復する目的で使用される。ワード線−ビット線短絡、ワード線−基板短絡（例えば、スタックアットワン又はスタックアットゼロ）等といった欠陥モードは、ブロック修復の範疇に入る。
ビット線−ビット線短絡といった列欠陥は、不揮発性メモリの製造時にしばしば発生する。このような欠陥を修復する目的でブロック冗長を使用しうるが、これらは、ダイ寸法の増加の理由から費用がかかる。一般的に、各冗長ブロックは、ブロックサイズ及びメモリデバイスの密度に依存して０．５％から１％でダイ寸法を増加しうる。
本発明の実施形態は、以下の説明、及び、本発明の実施形態を説明するよう使用される添付図面を参照することにより最良に理解されよう。
本発明の一実施形態を実装可能な音楽プレイヤを示す図である。
本発明の一実施形態を実装可能なコンピュータシステムを示す図である。
本発明の一実施形態による再設定可能なメモリ回路を示す図である。
本発明の一実施形態による冗長ブロックを有する再設定可能なメモリを示す図である。
本発明の一実施形態によるメモリブロックを示す図である。
本発明の一実施形態によるテーブル構造を示す図である。
本発明の一実施形態による冗長ブロック復号化回路を示す図である。
本発明の一実施形態による、冗長ブロックを再設定する処理を示すフローチャートである。
本発明の一実施形態は、メモリデバイス内に再設定可能な修復回路を設ける技術である。テーブル構造が、複数のエントリを含み、各エントリは、欠陥アドレスワード及び冗長アドレスワードを有する。冗長アドレスワードは、冗長ブロックに対応し、また、メモリデバイスのメモリブロックにおける欠陥入出力（Ｉ／Ｏ）線へのメモリアクセスに応答して生成される。復号化回路が、冗長アドレスワードを復号化し、それにより、欠陥Ｉ／Ｏ線と置き換える目的で冗長ブロックにおける冗長Ｉ／Ｏ線を選択する。
以下の説明において、様々な特定の詳細を記載する。しかし、本発明の実施形態は、これらの特定の詳細なしでも実施しうることを理解するものとする。その他の場合において、周知の回路、構造、及び技術は、この説明の理解を曖昧にすることを回避すべく示していない。
本発明の一実施形態は、通常、フローチャート、フロー図、構造図、又はブロック図として記載される１つの処理として説明しうる。フローチャートは、複数の動作を、順次処理として説明しうるが、これらの動作のうちの多くは、並列又は同時に行われることが可能である。さらに、動作の順序は変更されてもよい。処理は、これらの動作が完了すると終了する。処理は、方法、プログラム、手順、製造又は生産の方法等に対応しうる。
本発明の一実施形態は、冗長ブロックを利用して欠陥Ｉ／Ｏ線を修復又は置換するよう使用する。ブロック冗長は、一般的に、フラッシュメモリといった不揮発性メモリデバイスにおいて使用される。フラッシュメモリは、不揮発性、高速消去、及び高密度が求められる多数の用途に使用されうる。これらの用途の例には、媒体プレイヤ、撮像ユニット、マイクロプロセッサシステム、自動車、ワイヤレス装置、セルラ電話、カムコーダ、カメラ、プリンタ、ファックスマシン、コピー機、スキャナ、信号処理システム、通信装置、ネットワーク装置、テレビ（ＴＶ）セットトップボックス、サンプリングキーボード、自動販売機、携帯情報端末（ＰＤＡ）等が挙げられる。そのようなフラッシュメモリデバイスの一般的な特徴には、ブロック消去及びプログラム自動化、同期バーストモード読出し、非同期ページモード読出し、低電力（例えば、３Ｖ乃至３．６Ｖ）、ブロックロッキング、電力移行時のブロック消去／プログラムロックアウト、高速アクセス時間（例えば、最大５０ＭＨｚゼロ待機状態）、個別コード、及びデータ格納等が含まれうる。
図１Ａは、本発明の一実施形態を実装可能な音楽プレイヤ１０を示す図である。音楽プレイヤ１０は、組み込みコントローラ２０、メモリコントローラ３０、フラッシュメモリ４０、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５０、液晶ディスプレイ（ＬＣＤ）パネル６０、光学インターフェース６５、シリアルインターフェース７０、ワイヤレスインターフェース７５、ユーザインターフェース８０、オーディオデコーダ８５、オーディオデジタル−アナログ変換器（ＤＡＣ）９０、及びスピーカユニット９５を含む。
組み込みコントローラ２０は、プログラム又は命令を実行する任意の処理ユニットでありうる。組み込みコントローラは、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、又はオーディオ処理用に特殊設計されたプロセッサでありうる。メモリコントローラ３０は、フラッシュメモリ４０及びＤＲＡＭ５０のメモリ制御機能を実行し、それにより、プロセッサ２０がこれらのメモリデバイスにアクセスすることを可能にする。メモリコントローラ３０は、プロセッサ２０内に統合されてもよい。フラッシュメモリ４０は、プログラム又はデータといった不揮発性情報を格納する。フラッシュメモリは、ブートアップコード、基本入出力システム（ＢＩＯＳ）、デバイスドライバ、オペレーティングシステム等を含みうる。フラッシュメモリは、再設定可能なメモリ回路４５を含む。再設定可能なメモリ回路４５は、正常メモリブロック及び冗長メモリブロックを含む。冗長メモリブロックは、正常メモリブロックにおける欠陥Ｉ／Ｏ線を修復するよう再設定されうる。ＤＲＡＭ５０は、以下に説明する演算を実行するようプロセッサ２０により実行されるプログラムを含むプログラム及び／又はデータを格納する。ＤＲＡＭは、音楽プレイヤ用のオペレーティングシステムも格納しうる。ＬＣＤパネル６０は、グラフィックスユーザインタフェース（ＧＵＩ）、グラフィックス、テキスト、メニュ、ステータス等といったステータス又はインタラクティブ情報の低電力ディスプレイを供給する。
光学インターフェース６５は、遠隔コントローラといったワイヤレス装置へのインターフェースを供給する。光学インターフェース６５は、赤外線データ協会（ＩｒＤＡ）標準規格に従いうる。光学インターフェースは、ＩｒＤＡ物理層、ＩｒＤＡリンクアクセスプロトコル（ＩｒＬＡＰ）、ＩｒＤＡリンク管理プロトコル（ＩｒＬＭＰ）、Ｉｒトランスポートプロトコル（ＩｒＴＰ）等といった赤外線（Ｉｒ）インターフェース用の任意の適切な層を含みうる。Ｉｒインターフェース用のデータ速度は、９．６キロビット毎秒（ｋｂｐｓ）、１９．２ｋｂｐｓ、又は、最大１．１５２メガビット毎秒（Ｍｂｐｓ）でありうる。光学インターフェース６５は、遠隔装置に指向性のポイントツーポイント接続性を与える。
シリアルインターフェース７０は、シリアル通信をサポートする装置へのインターフェースを供給する。シリアル通信の例には、汎用シリアルバス（ＵＳＢ）インターフェースが挙げられる。シリアルインターフェース７０に接続される装置は、大容量記憶ユニット、他のオーディオプレイヤ等を含みうる。ワイヤレスインターフェース７５は、無線周波数（ＲＦ）信号といった赤外線以外の信号を使用するワイヤレス接続性を供給する。一般的なワイヤレス標準規格は、セキュリティ機能を有するブルートゥースである。ワイヤレスインターフェースは、１０メートルから最大１００メートルの範囲の伝送距離を有する個人エリアネットワーク（ＰＡＮ）へのアクセスを与える。ユーザインターフェース８０は、キーボード、マウス、入力エントリ装置等といったようなユーザへのインターフェースを与える。ユーザインターフェースは、マイクロホン、ステレオヘッドホン等といった他のオーディオ装置へのインターフェースも含む。
オーディオデコーダ８５は、音又は音楽記録といったオーディオファイル又はデータを復号化する。オーディオデコーダは、モーションピクチャエキスパーツグループ（ＭＰＥＧ）−１オーディオレイヤ３（ＭＰ３）デコーダを使用してもよい。オーディオデコーダはさらに、１つのオーディオ形式から別のオーディオ形式への形式変換も行いうる。オーディオ形式は、ＭＰ３、ウェイブフォーム（ＷＡＶ）、ウィンドウズ（登録商標）メディアオーディオ（ＷＭＡ）、ベクトル量子化形式（ＶＱＦ）、ＯＧＧ、又は任意の他の好適な形式でありうる。オーディオＤＡＣ９０は、オーディオデコーダにより生成されたデジタルオーディオデータストリームをアナログオーディオ信号に変換する。信号調整器、フィルタ、増幅器といった他のアナログコンポーネント（図示せず）も高品質オーディオ信号を供給するよう含まれうる。スピーカユニット９５は、一対のステレオスピーカを含みうる。
図１Ｂは、本発明の一実施形態を実装可能なコンピュータシステム１００を示す図である。システム１００は、プロセッサユニット１１０、メモリコントローラハブ（ＭＣＨ）１２０、メインメモリ１３０、入出力コントローラハブ（ＩＯＨ）１４０、フラッシュメモリ１５０、大容量記憶装置１６０、相互接続部１７０、及び入出力（Ｉ／Ｏ）装置１８０１乃至１８０ｋを含む。
プロセッサユニット１１０は、ハイパースレッド、セキュリティ、ネットワーク、デジタルメディアテクノロジを使用するプロセッサ、単一コアプロセッサ、マルチコアプロセッサ、組み込みプロセッサ、モバイルプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、スーパースケーラコンピュータ、ベクトルプロセッサ、単一命令複数データ（ＳＩＭＤ）コンピュータ、複雑命令セットコンピュータ（ＣＩＳＣ）、縮小命令セットコンピュータ（ＲＩＳＣ）、超長命令語（ＶＬＩＷ）、又はハイブリッドアーキテクチャといった任意のタイプのアーキテクチャの中央演算処理ユニットを表す。
ＭＣＨ１２０は、メインメモリ１３０及びＩＣＨ１４０といったメモリ及び入出力装置の制御及び設定を供給する。ＭＣＨ１２０は、グラフィクス、メディア、孤立した実行モード、ホスト−周辺装置バスインターフェース、メモリ制御、電力管理等といった複数の機能を統合するチップセットに統合されてもよい。ＭＣＨ１２０、又は該ＭＣＨ１２０中のメモリコントローラ機能は、プロセッサユニット１１０に統合されてもよい。一部の実施形態では、メモリコントローラ（プロセッサユニット１１０の内部でも外部でもよい）はプロセッサユニット１１０内のすべてのコア又はプロセッサに作用しうる。他の実施形態では、ＭＣＨは、プロセッサユニット１１０内の異なるコア又はプロセッサに別個に作用しうる異なる部分を含んでいてもよい。
メインメモリ１３０は、システムコード及びデータを格納する。メインメモリ１３０には、一般的に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、又はリフレッシュの必要のないものも含む任意の他のタイプのメモリが実装される。
ＩＣＨ１４０は、Ｉ／Ｏ機能をサポートするよう設計される幾つかの機能を有する。ＩＣＨ１４０は、Ｉ／Ｏ機能を実行するようＭＣＨ１２０と共にチップセットに統合されても又はＭＣＨ１２０とは別個であってもよい。ＩＣＨ１４０は、周辺コンポーネント相互接続（ＰＣＩ）バスインターフェース、プロセッサインターフェース、割り込みコントローラ、直接メモリアクセス（ＤＭＡ）コントローラ、電力管理論理、タイマ、システム管理バス（ＳＭＢｕｓ）、汎用シリアルバス（ＵＳＢ）インターフェース、大容量記憶インターフェース、低ピンカウント（ＬＰＣ）インターフェース等といった幾つかのインターフェース及びＩ／Ｏ機能を含みうる。
フラッシュメモリ１５０は、ブートアップコード、基本出入力システム（ＢＩＯＳ）、又は不揮発性である必要のある任意の他のプログラム又はデータといった不揮発性メモリを含む。フラッシュメモリ１５０は、ＭＣＨ１２０又はＩＣＨ１４０により制御されうる。フラッシュメモリは、再設定可能なメモリ回路１５５を含みうる。再設定可能なメモリ回路１５５は、正常メモリブロック及び冗長メモリブロックを含みうる。再設定可能なメモリ回路は、フラッシュメモリ１５０の障害パターンに応じて冗長ブロックを再設定する効率のよい手段を提供する。冗長ブロックは、製造処理時に特定された欠陥Ｉ／Ｏ線を置換するよう使用する。
大容量記憶装置１６０は、コード、プログラム、ファイル、データ、及びアプリケーションといったアーカイブ情報を格納する。大容量記憶装置１６０は、コンパクトディスク（ＣＤ）読出し専用メモリ（ＲＯＭ）１６２、デジタルビデオ／バーサタイルディスク（ＤＶＤ）１６４、フロッピー（登録商標）ドライブ１６６、及びハードドライブ１６８、又は、任意の他の磁気又は光学記憶装置を含みうる。大容量記憶装置１６０は、マシンアクセス可能な媒体を読出しする機構を提供する。
相互接続部１７０は、周辺装置へのインターフェースを供給する。相互接続部１７０は、複数の装置に対してポイントツーポイントであっても、接続されてもよい。明瞭にする目的で相互接続部のすべてを図示しているわけではない。相互接続部１７０は、周辺コンポーネント相互接続（ＰＣＩ）、ＰＣＩエクスプレス（ＰＣＩ Ｅｘｐｒｅｓｓ）、汎用シリアルバス（ＵＳＢ）、及び直接メディアインターフェース（ＤＭＩ）等といった任意の相互接続部又はバスを含みうることが考えられる。
Ｉ／Ｏ装置１８０１乃至１８０ｋは、Ｉ／Ｏ機能を実行するよう任意のＩ／Ｏ装置を含みうる。Ｉ／Ｏ装置１８０１乃至１８０ｋの例としては、入力機器（例えば、キーボード、マウス、トラックボール、ポインティングデバイス）のコントローラ、メディアカード（例えば、オーディオ、ビデオ、又はグラフィック用）、ネットワークカード、及び任意の他の周辺機器コントローラが挙げられる。
図２は、本発明の一実施形態による、図１Ａ及び図１Ｂに示す再設定可能なメモリ回路４５／１５５を示す図である。再設定可能なメモリ回路６５は、再設定可能な修復回路２１０と再設定可能なメモリ２４０を含む。
再設定可能な修復回路２１０は、メモリ装置４０／１５０（図１Ａ及び図１Ｂ）へのメモリアクセスのアドレス情報ＡＤＭＥＭ［Ｌ：１］を受け取る。このメモリアクセスは、プロセッサ２０／１１０又はメモリコントローラ３０又はＭＣＨ１２０／ＩＣＨ１４０により行われる。再設定可能な修復回路は、テーブル構造２２０及び冗長ブロック復号化回路２３０を含みうる。テーブル構造２２０は、再設定可能なメモリ２４０における欠陥Ｉ／Ｏ線のアドレスと、対応する欠陥Ｉ／Ｏ線を置換する冗長Ｉ／Ｏ線のアドレスとを含む多数のエントリを有する。これらのエントリは、製造段階におけるメモリデバイスの検査時にプログラム又は設定されうる。この検査によって、ビット線−ビット線短絡といった故障が原因で特定のＩ／Ｏ線が欠陥であることが分かる。これらの故障は、再設定可能なメモリ２４０における冗長ブロックを使用して効率よく修復されうる。テーブル構造２２０は、メモリアクセスアドレスＡＤＭＥＭ［Ｌ：１］が欠陥Ｉ／Ｏアドレスと一致するか否かを示すようマッチング信号ＭＡＴＣＨを生成する。テーブル構造はさらに、欠陥Ｉ／Ｏ線を置換するよう使用されうる再設定可能なメモリ２４０内の冗長ブロックにおけるＩ／Ｏ線のアドレス情報を供給する。冗長ブロック復号化回路２３０は、このＩ／Ｏ線のアドレス情報を復号化し、それにより、置換用Ｉ／Ｏ線を含む冗長ブロックを選択又は有効にする冗長ブロックイネーブル信号ＲＢＫＥＮ［ＬＳ：１］と、特定の置換用Ｉ／Ｏ線を選択する冗長ブロックＩ／ＯアドレスＲＢＫＩＯ［ＬＲ：１］を生成する。
再設定可能なメモリ２４０は、正常メモリブロック及び冗長メモリブロックを含む。冗長メモリブロックは、任意の欠陥ブロック又は任意の欠陥Ｉ／Ｏ線を修復するよう使用する。アドレスＡＤＭＥＭ［Ｌ：１］を生成するメモリアクセスがある場合、再設定可能な修復回路２１０は、そのアクセスが欠陥Ｉ／Ｏ線へのアクセスであるか否かを確認する。欠陥Ｉ／Ｏ線へのアクセスではない場合、再設定可能な修復回路は、ＭＡＴＣＨ信号をネゲートし、それにより、冗長メモリブロックを無効にし、且つ、正常なアクセスが行われるようメモリアドレスに対応する正常メモリブロックを有効にする。欠陥Ｉ／Ｏ線へのアクセスである場合、再設定可能な修復回路２１０は、ＭＡＴＣＨ信号をアサートし、それにより、欠陥Ｉ／Ｏ線を置換する冗長Ｉ／Ｏ線を含む冗長メモリブロックを有効にし、且つ、欠陥Ｉ／Ｏ線を含む正常メモリブロックを無効にする。
図３は、本発明の一実施形態による、図２に示す冗長ブロックを有する再設定可能なメモリ２４０を示す図である。再設定可能なメモリ２４０は、プレーンデコーダ３１０、Ｍ個のメモリプレーン３２０１乃至３２０Ｍ、Ｉ／Ｏ切替回路３３０、及びＳ個の冗長メモリブロック３４０１乃至３４０Ｓを含む。
アドレス情報ＡＤＭＥＭ［Ｌ：１］は、メモリデバイスの構成に応じて５つのフィールドから成りうる。すなわち、ＬＭ個のビットを有するプレーンアドレスフィールドＰＬ［ＬＭ：１］、ＬＮ個のビットを有するブロックアドレスフィールドＢＬ［ＬＮ：１］、ＬＰ個のビットを有するグローバルビット線アドレスフィールドＧＹ［ＬＰ：１］、ＬＱ個のビットを有するローカルビット線アドレスフィールドＬＹ［ＬＱ：１］、及び、ＬＲ個のビットを有するＩ／ＯアドレスフィールドＩＯ［ＬＲ：１］である。アドレスＡＤＭＥＭ［Ｌ：１］におけるビット数は、Ｌ個であり、ＬＭ、ＬＮ、ＬＰ、ＬＱ、及びＬＲの合計に等しい。
メモリデバイスは、Ｍ個のメモリプレーンを有するよう構成される。各プレーンは、Ｎ個のメモリブロックを有する。各ブロックは、Ｐ個のグローバル線とＱ個のローカル線に構成される。Ｒ個のＩ／Ｏ線ＭＩＯ［Ｒ：１］がある。値ＬＭ、ＬＮ、ＬＰ、ＬＱ、及びＬＲは、それぞれ、値Ｍ、Ｎ、Ｐ、Ｑ、及びＲの対数（２を底とする）である。例えば、メモリデバイスは、１２８Ｍｂの密度を有すると仮定する。１６個のプレーンがあり、各ブレーンは、８個のブロックを有する。各ブロックは、１Ｍｂを有するよう１Ｋ×１Ｋとして構成される。列アドレッシングでは、各ブロックには、８個のグローバルビット線と、１６個のローカルビット線と、８個のＩ／Ｏ線がある。値は、Ｍ＝１６、Ｎ＝８、Ｐ＝８、Ｑ＝１６、及びＲ＝８となる。フィールドサイズは、ＬＭ＝４、ＬＮ＝３、ＬＰ＝３、ＬＱ＝４、及びＬＲ＝３となる。従って、Ｌ＝１７となる。
プレーンデコーダ３１０は、Ｍ個のメモリプレーン３２０１乃至３２０Ｍを選択又は有効にするようプレーンアドレスＰＬ［ＬＭ：１］を復号化する。複数のメモリプレーンは、同一の構成を有する。例えば、プレーン３２０１は、１つのブロックデコーダ３２２１と、Ｎ個のブロック３２５１１乃至３２５１Ｎを含む。同様に、プレーン３２０Ｍは、１つのブロックデコーダ３２２Ｍと、Ｎ個のブロック３２５Ｍ１乃至３２５ＭＮを含む。ブロックデコーダ３２２ｊは、ブロックアドレス線ＢＬ［ＬＮ：１］を復号化して、それにより、Ｎ個のブロック３２５ｊ１乃至３２５ｊＭを選択又は有効にする。ここでは、ｊ＝１、…、Ｍである。メモリブロックのＩ／Ｏ線は、ＭＩＯ［Ｒ：１］線を形成する。
Ｉ／Ｏ切替回路３３０は、Ｉ／Ｏ線を、ＭＩＯ［Ｒ：１］と、冗長ブロックＲＢＫ１ ３４０１乃至ＲＢＫＳ ３４０ＳのＭＲＩＯ［Ｒ：１］との間で切り替える。これは、ＭＩＯ［Ｒ：１］のＩ／Ｏ線ｊを、ＭＲＩＯ［Ｒ：１］のＩ／Ｏ線ｋによって置換することを可能にする。Ｉ／Ｏ切替回路３３０は、切替又はマッピング機能を実現するよう双方向性送受信器及び論理回路を含みうる。
Ｓ個の冗長ブロックＲＢＫ１ ３４０１乃至ＲＢＫＳ ３４０Ｓは、修復又は置換目的に設計されたブロックである。これらのブロックは、欠陥Ｉ／Ｏ線を修復する目的で使用する。なお、メモリプレーン３２０１乃至３２０Ｍにおけるすべてのブロックを修復する目的で使用する複数の冗長ブロックがあると考えられる。冗長ブロックＲＢＫ１ ３４０１乃至ＲＢＫＳ ３４０Ｓは、アドレス情報ＡＤＭＥＭ［Ｌ：１］からグローバルビット線アドレスＧＹ［ＬＰ：１］とローカルビット線アドレスＬＹ［ＬＱ：１］を受信し、それにより、グローバル及びローカルビット線を復号化する。冗長ブロックＲＢＫ１ ３４０１乃至ＲＢＫＳ ３４０Ｓは、冗長ブロック復号化回路２３０から冗長ブロックイネーブル信号ＲＢＫＥＮ［ＬＳ：１］と冗長ブロックＩ／Ｏ線アドレスＲＢＫＩＯ［ＬＲ：１］を受信し、それにより、個々のＩ／Ｏ線を復号化する。
図４は、本発明の一実施形態によるメモリブロック３２５ｊｋ／３４０ｉを示す図である。メモリブロック３２５ｊｋ／３４０ｉは、図３に示すメモリブロック３２５ｊｋ（ｊ＝１、…、Ｍ、ｋ＝１、…、Ｎ）及び３４０ｉ（ｉ＝１、…、Ｓ）を表す。メモリブロックは、グローバル線デコーダ４１０、ローカル線デコーダ４２０、Ｉ／Ｏ線デコーダ４３０、及びメモリアレイ４４０を含む。
グローバル線デコーダ４１０は、グローバル線アドレスＧＹ［ＬＰ：１］を復号化する。ローカル線デコーダ４２０は、ローカル線アドレスＬＹ［ＬＱ：１］を復号化する。Ｉ／Ｏ線デコーダは、Ｉ／Ｏ線アドレスＩＯ［ＬＲ：１］（メモリブロック３２５ｊｋについて、ここでは、ｊ＝１、…、Ｍ、ｋ＝１、…、Ｎ）、又は、ＲＢＫＩＯ［ＬＲ：１］（冗長ブロック３４０ｉについて、ここでは、ｉ＝１、…、Ｓ）を復号化する。
メモリアレイ４４０は、復号化されたグローバルアドレス、ローカルアドレス、及びＩ／Ｏアドレスを受信し、それにより、Ｉ／Ｏ線ＭＩＯ［Ｒ：１］（メモリブロック３２５ｊｋについて、ここでは、ｊ＝１、…、Ｍ、ｋ＝１、…、Ｎ）、又は、ＭＲＩＯ［Ｒ：１］（冗長ブロック３４０ｉについて、ここでは、ｉ＝１、…、Ｓ）を有効化又は選択する。メモリアレイ４４０は、ブロックデコーダ３２２ｊ（ｊ＝１、…、Ｍ）（図３）からのブロックイネーブル信号ＢＫＥＮ、又は、冗長ブロック復号化回路２３０（図２）からの冗長ブロックイネーブル信号ＲＢＫＥＮ［ＬＳ：１］により有効にされる。
図５は、本発明の一実施形態による図２に示すテーブル構造２２０を示す図である。テーブル構造２２０は、テーブル５１０、マッチング回路５２０、及び、ゲーティング回路５３０を含む。
テーブル５１０及びマッチング回路５２０は、コンテンツアドレッサブルメモリ（ＣＡＭ）、即ち、連想メモリの一部でありうる。テーブル５１０は、多数のエントリ５１５１乃至５１５Ｔを含む。各エントリは、欠陥Ｉ／Ｏ線に対応する。テーブルエントリは、２つの部分、即ち、欠陥アドレスワード（ＤＡＷ）と、冗長アドレスワード（ＲＡＷ）に構成される。ＤＡＷは、欠陥Ｉ／Ｏ線のアドレスであり、ＲＡＷは、冗長ブロックにおける置換用Ｉ／Ｏ線のアドレスである。
ＤＡＷは、ＣＡＭの引数又は入力でありうる。ＲＡＷは、引数に関連付けられるデータである。ここでは、アドレス情報ＡＤＭＥＭ［Ｌ：１］である入力が引数に与えられると、ＣＡＭ論理又はマッチング回路５２０は、入力ＡＤＭＥＭ［Ｌ：１］に一致する引数を有する任意のエントリがあるか否かを決定するようマッチング又は検索する。エントリがない場合、マッチング回路５２０は、ＭＡＴＣＨ信号をネゲートする。エントリがある場合、マッチング回路は、ＭＡＴＣＨ信号をアサートし、関連付けられるＲＡＷが、復号化回路２３０に出力されることを可能にする。
ＤＡＷは、Ｌ個のビットを有し、メモリＩ／Ｏ線のアドレスフィールドに対応する５つのフィールドに構成される。これらのフィールドには、ＬＭ個のビットを有するプレーンアドレスフィールドＰＬ［ＬＭ：１］、ＬＮ個のビットを有するブロックアドレスフィールドＢＬ［ＬＮ：１］、ＬＰ個のビットを有するグローバルビット線アドレスフィールドＧＹ［ＬＰ：１］、ＬＱ個のビットを有するローカルビット線アドレスフィールドＬＹ［ＬＱ：１］、及び、ＬＲ個のビットを有するＩ／ＯアドレスフィールドＩＯ［ＬＲ：１］が含まれる。これらのフィールドの特定のアドレス値は、欠陥Ｉ／Ｏ線が決定されるメモリデバイスの製造段階の検査時に決定される。これらのビットは、欠陥Ｉ／Ｏ線が特定された後、製造段階においてプログラム又は再設定される。
ＲＡＷは、Ｗ個のビットを有し、３つのフィールドに構成される。これらのフィールドには、ＬＳ個のビットを有する冗長ブロックアドレスフィールドＲＢ［ＬＳ：１］、冗長Ｉ／ＯアドレスフィールドＲＩＯ［ＬＲ：１］、及び１ビットを有する使用（ＵＳＥ）フィールドが含まれる。ＲＡＷのワード長Ｗは、ＬＳ、ＬＲ、及び１の合計に等しい。冗長ブロックアドレスＲＢ［ＬＳ：１］は、置換に使用する冗長ブロックを指定する。冗長Ｉ／ＯアドレスＲＩＯ［ＬＲ：１］は、対応ＤＡＷにおいて指定された欠陥Ｉ／Ｏ線を置き換えるよう使用される、指定冗長ブロックにおけるＩ／Ｏ線を指定する。使用（ＵＳＥ）ビットは、ＣＡＭエントリが使用されている、即ち、冗長ブロックが使用されていることを示すよう使用する。使用（ＵＳＥ）ビットは、エントリが使用される場合はアサートされ、エントリが使用されない場合はネゲートされる。別の実施形態では、冗長ブロックと同数のＲＡＷがありうる。各ＲＡＷが、１つの冗長ブロックに対応する。別の実施形態では、同一の冗長ブロックに対して１つ以上のＲＡＷがあってもよい。
ゲーティング回路５３０を使用してＭＡＴＣＨ信号と共に使用（ＵＳＥ）ビットをゲート制御し、それにより、冗長ブロック復号化回路２３０を有効にする。
図６は、本発明の一実施形態による、図２に示す冗長ブロック復号化回路２３０を示す図である。復号化回路２３０は、ブロックデコーダ６１０及びゲーティング回路６２０を含む。
ブロックデコーダ６１０は、テーブル５１０（図５）から生成される冗長アドレスワードＲＡＷにおける冗長ブロックアドレスＲＢ［ＬＳ：１］を復号化し、それにより、冗長ブロックを選択する。ブロックデコーダ６１０は、ＬＳ−Ｓデコーダ６１５を含む。デコーダ６１５は、冗長ブロックアドレスＲＢ［ＬＳ：１］からＬＳ個のビットを受信し、また、冗長ブロックを有効にするＳ個の信号ＲＢＫＥＮ＿１乃至ＲＢＫＥＮ＿Ｓを生成する。ブロックデコーダ６１０は、テーブル構造２２０（図５）から生成されるイネーブル信号ＲＥＮにより有効にされる。
ゲーティング回路６２０は、復号化された冗長ブロックアドレスを使用して冗長アドレスワードＲＡＷにおける冗長Ｉ／ＯアドレスＲＩＯ［ＬＲ：１］をゲート制御し、それにより、選択された冗長ブロックにおける冗長Ｉ／Ｏ線を選択する。ゲーティング回路は、ＯＲゲート６２２及びＡＮＤゲート６２５を含む。ＬＲ個のビットに関して、ＬＲ個のそのようなＡＮＤゲート６２５がある。ＯＲゲート６２２は、冗長ブロックが選択されたことを示す、復号化された出力のうちの１つが真である場合に、真の信号をアサートする。ＡＮＤゲート６２５は、選択された冗長ブロックにおけるＩ／Ｏ線を選択するよう冗長ブロックに進むよう冗長Ｉ／ＯアドレスＲＩＯ［ＬＲ：１］を通過させる。
図７は、本発明の一実施形態による冗長ブロックを再設定する処理７００を説明するフローチャートである。
処理７００は、開始後、テーブル内に格納される複数のエントリの各エントリにおいて、欠陥アドレスワード（ＤＡＷ）を冗長アドレスワード（ＲＡＷ）に関連付ける（工程７１０）。この関連付けには、欠陥Ｉ／Ｏ線を含むプレーンに対応するプレーンアドレスを関連付けること、メモリブロックに対応するブロックアドレスを関連付けること、欠陥Ｉ／Ｏ線のグローバルビット線に対応するグローバルビット線アドレスを関連付けること、欠陥Ｉ／Ｏ線のローカルビット線に対応するローカルビット線アドレスを関連付けること、及び、欠陥Ｉ／Ｏ線に対応するＩ／Ｏアドレスを関連付けることを含む。次に、処理７００は、プロセッサからのメモリアクセスのアドレス情報をマッチングする（工程７２０）。メモリアクセスは、読出しアクセスであっても書込みアクセスであってもよい。次に、処理７００は、ＤＡＷがマッチングするか否かを判断する（工程７３０）。マッチングしない場合、メモリアクセスは、欠陥Ｉ／Ｏ線にアクセスせず、処理７００は、非欠陥Ｉ／Ｏ線を有するアドレス指定されたブロックへの正常アクセスに進み、次に終了する。マッチングする場合、メモリアクセスは、欠陥Ｉ／Ｏ線にアクセスし、処理７００は、ＤＡＷに関連付けられるＲＡＷを生成する（工程７５０）。ＲＡＷは、冗長ブロックに対応する。
次に、処理７００は、ＲＡＷを復号化し、それにより、欠陥Ｉ／Ｏ線に置換される冗長Ｉ／Ｏ線を選択する（工程７６０）。次に、処理７００は、欠陥Ｉ／Ｏ線に対して冗長Ｉ／Ｏ線に切替え（工程７７０）、次に終了する。
本発明を、幾つかの実施形態に関連して説明したが、当業者は、本発明はこれらの実施形態に限定されず、また、請求項の精神及び範囲内の修正及び変更が加えられて実施可能であることを理解するであろう。従って、詳細な説明は、限定的ではなく例示的であるとみなすべきである。

Claims (20)

  1. 一の欠陥アドレスワードと、一の冗長ブロックに対応し、また、一のメモリデバイスの一のメモリブロックにおける一の欠陥入出力（Ｉ／Ｏ）線への一のメモリアクセスに応答して生成される一の冗長アドレスワードとをそれぞれ有する複数のエントリを含む一のテーブル構造と、
    前記テーブルに結合して前記冗長アドレスワードを復号化し、それにより、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける一の冗長Ｉ／Ｏ線を選択する、一の復号化回路と、
    を含む装置。
  2. 前記テーブル構造は、
    前記複数のエントリを格納する一のテーブルと、
    前記テーブルに結合して前記メモリアクセスのアドレス情報を、各エントリの前記欠陥アドレスワードとマッチングさせる一のマッチング論理と、
    を含み、
    前記マッチング論理は、前記アドレス情報が前記欠陥アドレスワードとマッチングする場合に、前記復号化回路に、一のイネーブル信号を供給する、請求項１に記載の装置。
  3. 前記欠陥アドレスワードは、
    前記欠陥Ｉ／Ｏ線を含む一のプレーンに対応する一のプレーンアドレスと、
    前記メモリブロックに対応する一のブロックアドレスと、
    前記欠陥Ｉ／Ｏ線の一のグローバルビット線に対応する一のグローバルビット線アドレスと、
    前記欠陥Ｉ／Ｏ線の一のローカルビット線に対応する一のローカルビット線アドレスと、
    前記欠陥Ｉ／Ｏ線に対応する一のＩ／Ｏアドレスと、
    を含む、請求項１に記載の装置。
  4. 前記冗長アドレスワードは、
    前記冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する一の冗長ブロックアドレスと、
    前記冗長Ｉ／Ｏ線に対応する一の冗長Ｉ／Ｏアドレスと、
    を含む、請求項１に記載の装置。
  5. 前記冗長アドレスワードはさらに、
    一のエントリが修復に使用されていることを示す一の使用ビットを含む、請求項１に記載の装置。
  6. 前記復号化回路は、
    前記冗長アドレスワードにおける前記冗長ブロックアドレスを復号化し、それにより、前記冗長ブロックを選択する一のブロックデコーダと、
    前記ブロックデコーダに結合して前記復号化された冗長ブロックアドレスと共に前記冗長アドレスワードにおける前記冗長Ｉ／Ｏアドレスをゲート制御し、それにより、前記選択された冗長ブロックにおける前記冗長Ｉ／Ｏ線を選択する一のゲーティング回路と、
    を含み、
    前記ブロックデコーダは、前記イネーブル信号によって有効にされる、請求項４に記載の装置。
  7. 前記テーブル構造は、一のコンテンツアドレッサブルメモリ（ＣＡＭ）である、請求項１に記載の装置。
  8. 一のテーブル構造内に格納される複数のエントリの各エントリにおいて、一の欠陥アドレスワードを一の冗長アドレスワードに関連付けることと、
    一のメモリデバイスの一のメモリブロックにおける一の欠陥入出力（Ｉ／Ｏ）線への一のメモリアクセスに応答して一の冗長ブロックに対応する前記冗長アドレスワードを生成することと、
    前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける一の冗長Ｉ／Ｏ線を選択するよう一の復号化回路を使用して前記冗長アドレスワードを復号化することと、
    を含む方法。
  9. 前記冗長アドレスワードを生成することは、
    前記メモリアクセスのアドレス情報を各エントリの前記欠陥アドレスワードとマッチングし、当該アドレス情報が前記欠陥アドレスワードにマッチングする場合には前記復号化回路に一のイネーブル信号を供給することを含む、請求項８に記載の方法。
  10. 前記欠陥アドレスワードを関連付けることは、
    前記欠陥Ｉ／Ｏ線を含む一のプレーンに対応する一のプレーンアドレスを関連付けることと、
    前記メモリブロックに対応する一のブロックアドレスを関連付けることと、
    前記欠陥Ｉ／Ｏ線の一のグローバルビット線に対応する一のグローバルビット線アドレスを関連付けることと、
    前記欠陥Ｉ／Ｏ線の一のローカルビット線に対応する一のローカルビット線アドレスを関連付けることと、
    前記欠陥Ｉ／Ｏ線に対応する一のＩ／Ｏアドレスを関連付けることと、
    を含む、請求項８に記載の方法。
  11. 前記欠陥アドレスワードを関連付けることは、
    前記欠陥アドレスワードを、前記冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する一の冗長ブロックアドレスに関連付けることと、
    前記欠陥アドレスワードを、前記冗長Ｉ／Ｏ線に対応する一の冗長Ｉ／Ｏアドレスに関連付けることと、
    を含む、請求項８に記載の方法。
  12. 前記欠陥アドレスワードを関連付けることはさらに、
    前記欠陥アドレスワードを、一のエントリが修復に使用されていることを示すよう一の使用ビットに関連付けることを含む、請求項８に記載の方法。
  13. 前記復号化することは、
    前記冗長アドレスワードにおける前記冗長ブロックアドレスを復号化し、それにより、前記冗長ブロックを選択することと、
    前記復号化された冗長ブロックアドレスと共に前記冗長アドレスワードにおける前記冗長Ｉ／Ｏアドレスをゲート制御し、それにより、前記選択された冗長ブロックにおける前記冗長Ｉ／Ｏ線を選択することと、
    を含み、
    前記ブロックデコーダは、前記イネーブル信号によって有効にされる、請求項１１に記載の方法。
  14. 一の欠陥アドレスワードを一の冗長アドレスワードに関連付けることは、
    一のコンテンツアドレッサブルメモリ（ＣＡＭ）を使用して前記テーブル構造を構成することを含む、請求項８に記載の方法。
  15. 一のプロセッサと、
    前記プロセッサに結合して一のオーディオ符号化形式に符号化されたオーディオデータを復号化する一のオーディオデコーダと、
    前記プロセッサに結合して一のメモリデバイスを制御する一のメモリコントローラと、
    を含み、
    前記メモリデバイスは、一の再設定可能なメモリ、及び、一の再設定可能な修復回路を有し、
    前記再設定可能なメモリは、
    複数のメモリブロックと、
    複数の冗長ブロックと、
    を有し、
    前記再設定可能な修復回路は、
    一の欠陥アドレスワードと、前記複数の冗長ブロックのうちの一の冗長ブロックに対応し、また、前記複数のメモリブロックのうちの一のメモリブロックにおける一の欠陥入出力（Ｉ／Ｏ）線への前記プロセッサによる一のメモリアクセスに応答して生成される一の冗長アドレスワードとをそれぞれ有する複数のエントリを含む一のテーブル構造と、
    前記テーブルに結合して前記第２のアドレスワードを復号化し、それにより、前記欠陥Ｉ／Ｏ線を置換するよう前記冗長ブロックにおける一の冗長Ｉ／Ｏ線を選択する、一の復号化回路と、
    を含む、システム。
  16. 前記テーブル構造は、
    前記複数のエントリを格納する一のテーブルと、
    前記メモリアクセスのアドレス情報を、各エントリの前記欠陥アドレスワードとマッチングさせる一のマッチング論理と、
    を含み、
    前記マッチング論理は、前記アドレス情報が前記欠陥アドレスワードとマッチングする場合に、前記復号化回路に、一のイネーブル信号を供給する、請求項１５に記載のシステム。
  17. 前記欠陥アドレスワードは、
    前記欠陥Ｉ／Ｏ線を含む一のプレーンに対応する一のプレーンアドレスと、
    前記メモリブロックに対応する一のブロックアドレスと、
    前記欠陥Ｉ／Ｏ線の一のグローバルビット線に対応する一のグローバルビット線アドレスと、
    前記欠陥Ｉ／Ｏ線の一のローカルビット線に対応する一のローカルビット線アドレスと、
    前記欠陥Ｉ／Ｏ線に対応する一のＩ／Ｏアドレスと、
    を含む、請求項１５に記載のシステム。
  18. 前記冗長アドレスワードは、
    前記冗長Ｉ／Ｏ線を含む前記冗長ブロックに対応する一の冗長ブロックアドレスと、
    前記冗長Ｉ／Ｏ線に対応する一の冗長Ｉ／Ｏアドレスと、
    を含む、請求項１５に記載のシステム。
  19. 前記冗長アドレスワードはさらに、
    一のエントリが修復に使用されていることを示す一の使用ビットを含む、請求項１５に記載のシステム。
  20. 前記復号化回路は、
    前記冗長アドレスワードにおける前記冗長ブロックアドレスを復号化し、それにより、前記冗長ブロックを選択する一のブロックデコーダと、
    前記ブロックデコーダに結合して前記復号化された冗長ブロックアドレスと共に前記冗長アドレスワードにおける前記冗長Ｉ／Ｏアドレスをゲート制御し、それにより、前記選択された冗長ブロックにおける前記冗長Ｉ／Ｏ線を選択する一のゲーティング回路と、
    を含み、
    前記ブロックデコーダは、前記イネーブル信号によって有効にされる、請求項１８に記載のシステム。
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