CN101273414B - 用于修补缺陷输入/输出线的可重配置存储器块冗余 - Google Patents

用于修补缺陷输入/输出线的可重配置存储器块冗余 Download PDF

Info

Publication number
CN101273414B
CN101273414B CN200680035282.2A CN200680035282A CN101273414B CN 101273414 B CN101273414 B CN 101273414B CN 200680035282 A CN200680035282 A CN 200680035282A CN 101273414 B CN101273414 B CN 101273414B
Authority
CN
China
Prior art keywords
line
block
redundant
address
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200680035282.2A
Other languages
English (en)
Other versions
CN101273414A (zh
Inventor
P·苏
R·多奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101273414A publication Critical patent/CN101273414A/zh
Application granted granted Critical
Publication of CN101273414B publication Critical patent/CN101273414B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明的实施例是一种在存储器装置中提供可重配置修补电路的技术。表结构包含多个项，每个项具有缺陷地址字和冗余地址字。冗余地址字对应于冗余块，并且是响应对存储器装置的存储器块中的缺陷输入/输出(I/O)线的存储器访问而生成的。解码电路将冗余地址字解码以选择冗余块中用于替代缺陷I/O线的冗余I/O线。

Description

用于修补缺陷输入/输出线的可重配置存储器块冗余
技术领域
本发明的实施例涉及存储器装置的领域，确切地来说涉及存储器装置中的冗余。
背景技术
块冗余通常用于修补例如闪速存储器的非易失性存储器中的行或列冗余无法修正的缺陷。例如字线与位线短接、字线与基板短接(例如粘着于1(stuck-at-one)或粘着于0(stuck-at-zero))等的缺陷模式均落在块修补的类别中。
例如位线与位线短接的列缺陷常常发生在非易失性存储器的制造中。虽然可以使用块冗余来修补此类缺陷，但是由于在管芯尺寸的增加，它们是成本昂贵的。通常，根据具体的块尺寸和存储器装置的密度，每个冗余块可能导致0.5％至1％的管芯尺寸的增加。
附图说明
可以通过参考用于说明本发明实施例的下文描述和附图来理解本发明的实施例。在这些附图中：
图1A是说明其中可以实施本发明的一个实施例的音乐播放器的示意图。
图1B是说明其中可以实施本发明的一个实施例的计算机系统的示意图。
图2是说明根据本发明的一个实施例的可重配置存储器电路的示意图。
图3是说明根据本发明的一个实施例的具有冗余块的可重配置存储器的示意图。
图4是说明根据本发明的一个实施例的存储器块的示意图。
图5是说明根据本发明的一个实施例的表结构的示意图。
图6是说明根据本发明的一个实施例的冗余块解码电路的示意图。
图7是说明根据本发明的一个实施例、用于重新配置冗余块的过程的流程图。
具体实施方式
本发明的实施例是一种在存储器装置中提供可重配置修补电路的技术。表结构包含多个项，每个项具有缺陷地址字和冗余地址字。冗余地址字对应于冗余块，并且是响应对存储器装置的存储器块中的缺陷输入/输出(I/O)线的存储器访问而生成的。解码电路将冗余地址字解码以选择冗余块中要替代缺陷I/O线的冗余I/O线。
在下文描述中，提出许多特定的细节。但是，要理解本发明的实施例可以在不采用这些特定细节的情况下实施。在其他情况中，未示出公知的电路、结构和技术，以免妨碍对本文描述的理解。
本发明的一个实施例可以作为常常以流程图、流程示意图、结构图或框图形式说明的过程来描述。虽然流程图可以作为顺序的过程来描述操作，但是许多操作可以并行或同时执行。此外，可以将这些操作的次序重新排列。当其操作完成时过程则终止。过程可以对应于方法、程序、过程、制造或加工方法等。
本发明的一个实施例用于使用冗余块修补或替代缺陷I/O线。块冗余通常在例如闪速存储器的非易失性存储器装置中使用。闪速存储器可以用于需要非易失性、快速擦除和高密度的多种应用中。这些应用的示例包括媒体播放器、成像单元、微处理器系统、汽车、无线装置、蜂窝电话、便携式摄像机、照相机、打印机、传真机、复印机、扫描仪、信号处理系统、通信装置、网络装置、电视(TV)机顶盒、采样键盘、售货机、个人数字助理(PDA)等。这种闪速存储器装置的典型特征可以包括块擦除和程序自动化、同步突发模式读、异步页模式读、低功率(例如3V至3.6V)、块锁定、功率跃变期间的块擦除/程序锁定、快速访问时间(例如最高50MHz零等待状态)、分开的代码和数据存储等。
图1A是说明其中可以实施本发明的一个实施例的音乐播放器10的示意图。音乐播放器10包括嵌入式控制器20、存储器控制器30、闪速存储器40、动态随机存取存储器(DRAM)50、液晶显示(LCD)面板60、光学接口65、串行接口70、无线接口75、用户接口80、音频解码器85、音频数模转换器(DAC)90和扬声器单元95。
嵌入式控制器20可以是执行程序或指令的任何处理单元。它可以是微处理器、微控制器、数字信号处理器(DSP)或专门为音频处理设计的处理器。存储器控制器30对闪速存储器40和DRAM 50执行存储器控制功能以使处理器23能够访问这些存储器装置。存储器控制器30还可以被集成在处理器20中。闪速存储器40存储例如程序或数据的非易失性信息。它可以包括引导代码、基本输入/输出系统(BIOS)、装置驱动程序、操作系统等。它包括可重配置存储器电路45。可重配置存储器电路45包括常规存储器块和冗余存储器块。可以重新配置冗余存储器块来修补常规存储器块中的缺陷I/O线。DRAM 50存储程序和/或包括由处理器20运行以执行下文描述的操作的程序的数据。DRAM还可以存储音乐播放器的操作系统。LCD面板60提供例如图形用户界面(GUI)、图形、文本、菜单、状态等的状态或交互信息的低功率显示。
光学接口65提供至例如远程控制器的无线装置的接口。光学接口65可以遵循红外数据协会(IrDA)标准。它可以包括用于红外(Ir)接口的任何适合的层，例如IrDA物理层、IrDA链路访问协议(MAP)、IrDA链路管理协议(IrLMP)、Ir传输协议(IrTP)等。Ir接口的数据速率可以是每秒9.6千位(kbps)、19.2kbps或高达每秒1.152兆位(Mbps)。光学接口65提供与远程装置的定向点到点连接。
串行接口70提供至支持串行通信的装置的接口。串行通信的示例包括通用串行总线(USB)接口。连接到串行接口70的装置可以包括海量存储单元、其他音频播放器等。无线接口75提供使用例如射频(RF)信号的非红外信号的无线连接。典型的无线标准是具有安全特征的蓝牙。它提供对传输距离范围从10米最高到100米的个人区域网络(PAN)的访问。用户接口80提供至用户的接口，例如键盘、鼠标、输入装置等。它还可以包括至例如麦克风、立体声耳机等的其他音频装置的接口。
音频解码器85将例如声音或音乐录音的音频文件或数据解码。它可以使用运动图片专家组(MPEG)-1音频层3(MP3)解码器。它还可以执行一种音频格式到另一种音频格式的格式转换。音频格式可以是MP3、波形(WAV)、Windows媒体音频(WMA)、矢量量化格式(VQF)、OGG或任何其它适合的格式。音频DAC 90将音频解码器生成的数字音频数据流转换成模拟音频信号。可以包括例如信号调节器、滤波器、放大器的其他模拟组件(未示出)来提供高质量音频信号。扬声器单元95可以包括一对立体声扬声器。
图1B是说明其中可以实施本发明的一个实施例的计算机系统100的示意图。系统100包括处理器单元110、存储器控制器集线器(MCH)120、主存储器130、输入/输出控制器集线器(IOH)140、闪速存储器150、海量存储装置160、互连170和输入/输出(I/O)装置1801至180K。
处理器单元110表示任何类型体系结构的中央处理单元，例如使用超线程、安全、网络、数字媒体技术的的处理器、单核处理器、多核处理器、嵌入式处理器、移动处理器、微控制器、数字信号处理器、超级计算机、矢量处理器、单指令多数据(SIMD)计算机、复杂指令集计算机(CISC)、精简指令集计算机(RISC)、非常长指令字(VLIW)或混合体系结构。
MCH 120提供例如主存储器130和ICH 140的存储器和输入/输出装置的控制和配置。MCH 120可以集成到芯片组中，该芯片组集成了例如图形、媒体、隔离的执行模式、主机至外设总线接口、存储器控制、电源管理等的多种功能。MCH 120或MCH 120中的存储器控制器功能可以集成在处理器单元110中。在一些实施例中，在处理器单元110内部或外部的存储器控制器可以为处理器单元110中的所有核或处理器工作。在其他实施例中，它可以包括可分别为处理器单元110中的不同核或处理器工作的不同部分。
主存储器130存储系统代码和数据。主存储器130通常利用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、或包括不需要被刷新的那些存储器的任何其他类型的存储器来实现。
ICH 140具有设计用于支持I/O功能的多种功能性。ICH 140还可以与MCH 120一起集成到芯片组中或与MCH 120分开来执行I/O功能。ICH 140可以包括多个接口和I/O功能，例如外围组件互连(PCI)总线接口、处理器接口、中断控制器、直接存储器访问(DMA)控制器、电源管理逻辑、定时器、系统管理总线(SMBus)、通用串行总线(USB)接口、海量存储接口、低引脚计数(LPC)接口等。
闪速存储器150包括非易失性存储器，例如引导代码、基本输入/输出系统(BIOS)或需要是非易失性的任何其他程序或数据。闪速存储器150可以由MCH 120或ICH 140来控制。它可以包括可重配置存储器电路155。可重配置存储器电路155可以包括常规存储器块和冗余块。这提供根据闪速存储器150的故障模式来重新配置冗余块的高效方式。冗余块用于替代制造过程中识别出的缺陷I/O线。
海量存储装置160存储例如代码、程序、文件、数据和应用程序的归档信息。海量存储装置160可以包括压缩光盘(CD)只读存储器(ROM)162、数字视频/多功能光盘(DVD)164、软盘驱动器166和硬盘驱动器168或任何其他磁或光存储装置。海量存储装置160提供读取机器可访问媒体的机制。
互连170提供至外围装置的接口。互连170可以是点到点或连接到多个装置。为了简明，并非所有互连均被示出。可设想，互连170可包括例如外围组件互连(PCI)、PCI Express、通用串行总线(USB)和直接媒体接口(DMI)等的任何互连或总线。
I/O装置1801至180K可以包括用于执行I/O功能的任何I/O装置。I/O装置1801至180K的示例包括用于输入装置(例如键盘、鼠标、跟踪球、定向装置)、媒体卡(例如音频、视频、图形)、网络卡的控制器和任何其他外围控制器。
图2是说明根据本发明的一个实施例的图1A和1B所示的可重配置存储器电路45/155的示意图。可重配置存储器电路65包括可重配置修补电路210和可重配置存储器240。
可重配置修补电路210接收对存储器装置40/150(图1A和1B)的存储器访问的地址信息ADMEM[L:1]。存储器访问由处理器20/110或存储器控制器30或MCH 120/ICH 140来执行。它可以包括表结构220和冗余块解码电路230。表结构220具有多个项，这些项包含可重配置存储器240中的缺陷I/O线的地址和替代对应的缺陷I/O线的冗余I/O线的地址。可以在制造阶段的存储器装置测试期间对这些项进行编程或配置。测试显示因例如位线与位线短接的故障而出现缺陷的特定I/O线。可以使用可重配置存储器240中的冗余块来有效率地修补这些故障。表结构220生成匹配信号MATCH以指示存储器访问地址ADMEM[L:1]是否与缺陷I/O地址匹配。它还提供可重配置存储器240中的冗余块中可用于替代缺陷I/O线的I/O线的地址信息。冗余解码电路230将I/O线的地址信息解码以生成冗余块启用信号RBKEN[LS:1]来选择或启用包含替代I/O线的冗余块并生成冗余块I/O地址RBKIO[LR:1]来选择特定的替代I/O线。
可重配置存储器240包括常规存储器块和冗余存储器块。冗余存储器块用于修补任何缺陷块或任何缺陷I/O线。当存在生成地址ADMEM[L:1]的存储器访问时，可重配置修补电路210检查该访问是否对缺陷I/O线进行。如果不是，则它撤销MATCH信号以禁用冗余存储器块并启用与该存储器地址对应的常规存储器块，由此会发生常规访问。如果该访问对缺陷I/O线进行，则可重配置修补电路210声明MATCH信号以启用包含替代缺陷I/O线的冗余I/O线的冗余存储器块，并禁用包含缺陷I/O线的常规存储器块。
图3是说明根据本发明的一个实施例的图2所示的具有冗余块的可重配置存储器240的示意图。可重配置存储器240包括板解码器310、M个存储器板(memory plane)3201至320M、I/O切换电路330和S个冗余存储器块3401至340S。
地址信息ADMEM[L:1]可以包含根据存储器装置的组织的五个字段：具有LM位的板地址字段PL[LM:1]、具有LN位的块地址字段BL[LN:1]、具有LP位的全局位线地址字段GY[LP:1]、具有LQ位的局部位线地址字段LY[LQ:1]、以及具有LR位的I/O地址字段IO[LR:1]。地址ADMEM[L:1]中位的数目是L，且等于LM、LN、LP、LQ与LR之和。
存储器装置组织为具有M个存储器板。每个板具有N个存储器块。每个块组织成P个全局线和Q个局部线。有R个I/O线MIO[R:1]。值LM、LN、LP、LQ和LR分别是值M、N、P、Q和R的对数(以2为底)。例如，假定存储器装置具有128Mb的密度。有16个板且每个板具有8个块。每个块组织为1K×1K而具有1Mb。对于列寻址，在每个块中，有8个全局位线、16个局部位线和8个I/O线。这些值为：M＝16、N＝8、P＝8、Q＝16和R＝8。这些字段的大小为：LM＝4、LN＝3、LP＝3、LQ＝4和LR＝3。因此，L＝17。
板解码器310将板地址PL[LM:1]解码以选择或启用M个存储器板3201至320M。存储器板具有完全相同的组织。例如，板3201包括块解码器3221和N个块32511至3251N。相似地，板320M具有块解码器322M和N个块325M1至325MN。块解码器322j将块地址线BL[LN:1]解码以选择或启用N个块325j1至325jM，其中j＝1、...、M。这些存储器块的I/O线构成MIO[R:1]线。
I/O切换电路330将I/O线在冗余块RBK13401至RBKS 340S的MIO[R:1]与MRIO[R:1]之间切换。这样能够以MRIO[R:1]的I/O线k替代MIO[R:1]的I/O线j。I/O切换电路330可以包括双向收发器和实现切换或映射功能的逻辑电路。
S个冗余块RBK13401至RBKS 340S是为修补或替代目的而设计的块。这些块用于修补缺陷I/O线。可设想有用于修补存储器板3201至320M中的整个块的冗余块。冗余块RBK1 3401至RBKS 340S从地址信息ADMEM[L:1]接收全局位线地址GY[LP:1]和局部位线地址LY[LQ:1]，以将这些全局和局部位线解码。它们从冗余块解码电路230接收冗余块启用信号RBKEN[LS:1]和冗余块I/O线地址RBKIO[LR:1]以将个别I/O线解码。
图4是说明根据本发明的一个实施例的存储器块325jk/340i的示意图。存储器块325jk/340i表示图3所示的存储器块325jk(j＝1、...、M，k＝1、...、N)，以及340i(i＝1、...、S)。它包括全局线解码器410、局部线解码器420、I/O线解码器430和存储器阵列440。
全局线解码器410将全局线地址GY[LP:1]解码。局部线解码器420将局部线地址LY[LQ:1]解码。I/O线解码器将I/O线地址IO[LR:1](对应于存储器块325jk，j＝1、...、M，k＝1、...、N)解码或将RBKIO[LR:1](对应于冗余块340i，i＝1、...、S)解码。
存储器阵列440接收解码的全局、局部和I/O地址以启用或选择I/O线MIO[R:1](对应于存储器块325jk，j＝1、...、M，k＝1、...、N)或MRIO[R:1](对应于冗余块340i，i＝1、...、S)。存储器阵列440被来自块解码器322j，j＝1、...、M(图3)的块启用信号BKEN或来自冗余块解码电路230(图2)的RBKEN[LS:1]启用。
图5是说明根据本发明的一个实施例的图2所示的表结构220的示意图。表结构220包括表510、匹配电路520和选通电路530。
表510和匹配电路520可以是内容可寻址存储器(CAM)或关联存储器的一部分。表510包含多个项5151-515T。每个项对应于缺陷I/O线。这些表项被组织成两个部分：缺陷地址字(DAW)和冗余地址字(RAW)。DAW是缺陷I/O线的地址，而RAW是冗余块中替代I/O线的地址。
DAW可以是CAM的自变量或输入。RAW是与该自变量关联的数据。当将输入(此情况中为地址信息ADMEM[L:1])传递给自变量时，CAM逻辑或匹配电路520执行匹配或搜索以确定是否有任何项具有与输入ADMEM[L:1]匹配的自变量。如果没有，则匹配电路520撤销MATCH信号。否则，它声明MATCH信号，并使关联的RAW能够输出到解码电路230。
DAW具有L位，且组织成与存储器I/O线的地址字段对应的五个字段。这些字段包括具有LM位的板地址字段PL[LM:1]、具有LN位的块地址字段BL[LN:1]、具有LP位的全局位线地址字段GY[LP:1]、具有LQ位的局部位线地址字段LY[LQ:1]、以及具有LR位的I/O地址字段IO[LR:1]。在存储器装置的制造阶段的测试期间，在确定了缺陷I/O线时就确定了这些字段的具体地址值。在制造阶段，在识别出缺陷I/O线之后对这些位编程或重新配置。
RAW具有W位且组织成三个字段。这些字段包括具有LS位的冗余块地址字段RB[LS:1]、冗余I/O地址字段RIO[LR:1]、以及具有一位的USE(使用)字段。RAW的字长W等于LS、LR与1之和。冗余块地址RB[LS:1]指定用于替代的冗余块。冗余I/O地址字段RIO[LR:1]指定指定的冗余块中用于替代对应的DAW中指定的缺陷I/O线的I/O线。USE位用于指示CAM项已被使用或冗余块被使用。如果该项被使用，则声明它，而如果该项未被使用，则撤销它。在另一个实施例中，可以有与冗余块数量一样多的RAW。每个RAW对应于一个冗余块。在其他一些实施例中，对于相同的冗余块可以有多于一个RAW。
选通电路530用于利用MATCH信号选通USE位，以启用冗余块解码电路230。
图6是说明根据本发明的一个实施例的图2所示的冗余块解码电路230的示意图。解码电路230包括块解码器610和选通电路620。
块解码器610将从表510(图5)生成的冗余地址字RAW中的冗余块地址RB[LS:1]解码以选择冗余块。块解码器610包括LS至S解码器615。解码器615从冗余块地址RB[LS:1]接收LS位，并生成S个信号RBKEN_1至RBKEN_S以启用冗余块。由表结构220生成的启用信号REN启用块解码器610(图5)。
选通电路620利用解码的冗余块地址来选通冗余地址字RAW中的冗余I/O地址RIO[LR:1]以选择所选的冗余块中的冗余I/O线。它包括OR门622和AND门625。对于LR个位，则有LR个这样的AND门625。OR门622在解码的输出的其中之一为真时声明真信号，以指示冗余块被选择。AND门625使冗余I/O地址RIO[LR:1]传递到冗余块以选择所选冗余块中的I/O线。
图7是说明根据本发明的一个实施例用于重新配置冗余块的过程700的流程图。
开始时，过程700在表中存储的多个项的每个项中将缺陷地址字(DAW)与冗余地址字(RAW)关联(框710)。这可以包括关联对应于包含缺陷I/O线的板的板地址、关联对应于存储器块的块地址、关联对应于缺陷I/O线的全局位线的全局位线地址、关联对应于缺陷I/O线的局部位线的局部位线地址以及关联对应于缺陷I/O线的I/O地址。接下来，过程700匹配来自处理器的存储器访问的地址信息(框图720)。存储器访问可以是读访问或写访问。然后，过程700确定DAW是否匹配(框730)。如果不匹配，则存储器访问不访问缺陷I/O线，并且过程700进行到利用具有非缺陷I/O线的所寻址的块来进行常规访问(框740)，然后终止。否则，存储器访问访问缺陷I/O线，过程700生成与DAW关联的RAW(框750)。该RAW对应于冗余块。
接下来，过程700将RAW解码以选择要替代缺陷I/O线的冗余I/O线(框760)。然后，过程700将冗余I/O线切换到缺陷I/O线(框770)，然后终止。
虽然本发明是依据多个实施例来描述的，但是本领域技术人员将认识到本发明并不局限于所描述的实施例，而是可以在所附权利要求的精神和范围内通过修改和替换来实施。因此，本文描述应视为说明性的而非限制。

Claims (1)

1.一种可重配置修补电路，包括：
在内容可寻址存储器或关联存储器中的包含多个项的表结构，每个项具有缺陷地址字和关联的冗余地址字，其中所述冗余地址字包括对应于包含冗余输入/输出（I/O）线的冗余块的冗余块地址、对应于所述冗余I/O线的冗余I/O线地址以及经声明以指示已经使用某个项来修补缺陷I/O线或使用所述冗余块来进行缺陷块修补的使用位，所述冗余地址字对应于用于修补的所述冗余块，并且是响应对存储器装置的存储器块中的缺陷输入/输出（I/O）线的存储器访问而生成的；以及
耦合到所述表结构的解码电路，所述解码电路将所述冗余地址字解码以选择所述冗余块中用于替代所述缺陷I/O线的冗余I/O线，其中，在没有使用冗余块来修补常规存储器块的情况下，所述可重配置修补电路根据闪速存储器的故障模式来重新配置冗余块，以便修补常规存储器块中的缺陷I/O线。 
2. 如权利要求1所述的可重配置修补电路，其特征在于，所述表结构包括：
用于存储所述多个项的表；以及
耦合到所述表的匹配电路，所述匹配电路将所述存储器访问的地址信息与每个项的所述缺陷地址字匹配，当所述地址信息与所述缺陷地址字匹配时，所述匹配电路向所述解码电路提供启用信号。
3. 如权利要求1所述的可重配置修补电路，其特征在于，所述缺陷地址字包括： 
对应于包含所述缺陷I/O线的板的板地址；
对应于所述存储器块的块地址；
对应于所述缺陷I/O线的全局位线的全局位线地址；
对应于所述缺陷I/O线的局部位线的局部位线地址；以及
对应于所述缺陷I/O线的I/O地址。
4. 如权利要求2所述的可重配置修补电路，其特征在于，所述解码电路包括：
块解码器，所述块解码器将所述冗余地址字中的所述冗余块地址解码以选择所述冗余块，由所述启用信号启用所述块解码器；以及
耦合到所述块解码器的选通电路，所述选通电路利用所解码的冗余块地址来选通所述冗余地址字中的所述冗余I/O线地址以选择所选的冗余块中的所述冗余I/O线。
5. 如权利要求1所述的可重配置修补电路，其特征在于，所述表结构是内容可访问存储器（CAM）。
6. 一种用于修补缺陷输入/输出（I/O）线的方法，包括：
在表结构中存储的多个项的每个项中将缺陷地址字与冗余地址字关联；
响应对存储器装置的存储器块中的缺陷输入/输出（I/O）线的存储器访问而生成对应于用于修补的冗余块的冗余地址字，其中所述冗余地址字包括对应于包含冗余I/O线的冗余块的冗余块地址、对应于所述冗余I/O线的冗余I/O线地址以及经声明以指示已经使用某个项来修补缺陷I/O线或使用所述冗余块来进行缺陷块修补的使用位；以及
使用解码电路将所述冗余地址字解码以选择所述冗余块中用于替代所述缺陷I/O线的冗余I/O线，其中，在没有使用冗余块来修补常规存储器块的情况下，包括所述表结构的可重配置修补电路根据闪速存储器的故障模式来重新配置冗余块，以便修补常规存储器块中的缺陷I/O线。
7. 如权利要求6所述的方法，其特征在于，生成所述冗余地址字包括：
将所述存储器访问的地址信息与每个项的所述缺陷地址字匹配，以便在所述地址信息与所述缺陷地址字匹配时向所述解码电路提供启用信号。
8. 如权利要求6所述的方法，其特征在于，关联所述缺陷地址字包括：
关联对应于包含所述缺陷I/O线的板的板地址；
关联对应于所述存储器块的块地址；
关联对应于所述缺陷I/O线的全局位线的全局位线地址；
关联对应于所述缺陷I/O线的局部位线的局部位线地址；以及
关联对应于所述缺陷I/O线的I/O地址。
9. 如权利要求6所述的方法，其特征在于，关联所述缺陷地址字包括：
将所述缺陷地址字与对应于包含所述冗余I/O线的所述冗余块的冗余块地址关联；以及
将所述缺陷地址字与对应于所述冗余I/O线的冗余I/O线地址关联。
10. 如权利要求6所述的方法，其特征在于，关联所述缺陷地址字还包括：
将所述缺陷地址字与用于指示项已被用于修补的使用位关联。
11. 如权利要求7所述的方法，其特征在于，解码包括： 
由所述启用信号启用的块解码器将所述冗余地址字中的冗余块地址解码以选择所述冗余块；以及
利用所解码的冗余块地址来选通所述冗余地址字中的所述冗余I/O线地址以选择所选的冗余块中的所述冗余I/O线。
12. 如权利要求6所述的方法，其特征在于，将缺陷地址字与冗余地址字关联包括：
使用内容可访问存储器（CAM）构造所述表结构。
13. 一种用于修补缺陷输入/输出（I/O）线的系统，包括： 
处理器；
耦合到所述处理器的音频解码器，所述音频解码器将以音频编码格式编码的音频数据解码；
耦合到所述处理器的存储器控制器，所述存储器控制器控制存储器装置，所述存储器装置具有可重配置存储器和可重配置修补电路，所述可重配置存储器具有多个存储器块和多个冗余块，所述可重配置修补电路包括：
在内容可寻址存储器或关联存储器中的包含多个项的表结构，每个项具有缺陷地址字和关联的冗余地址字，其中所述冗余地址字包括对应于包含冗余I/O线的冗余块的冗余块地址、对应于所述冗余I/O线的冗余I/O线地址以及经声明以指示已经使用某个项来修补缺陷I/O线或使用所述冗余块来进行缺陷块修补的使用位，所述冗余地址字对应于所述多个冗余块中的用于修补的冗余块，并且是响应所述处理器对所述多个存储器块中的缺陷输入/输出（I/O）线进行存储器访问而生成的；以及
耦合到所述表结构的解码电路，所述解码电路将所述冗余地址字解码以选择所述冗余块中用于替代所述缺陷I/O线的冗余I/O线，其中，在没有使用冗余块来修补常规存储器块的情况下，所述可重配置修补电路根据闪速存储器的故障模式来重新配置冗余块，以便修补常规存储器块中的缺陷I/O线。
14. 如权利要求13所述的系统，其特征在于，所述表结构包括：
存储所述多个项的表；以及
匹配电路，所述匹配电路将所述存储器访问的地址信息与每个项的所述缺陷地址字匹配，当所述地址信息与所述缺陷地址字匹配时，所述匹配电路向所述解码电路提供启用信号。
15. 如权利要求13所述的系统，其特征在于，所述缺陷地址字包括：
对应于包含所述缺陷I/O线的板的板地址；
对应于所述存储器块的块地址；
对应于所述缺陷I/O线的全局位线的全局位线地址；
对应于所述缺陷I/O线的局部位线的局部位线地址；以及
对应于所述缺陷I/O线的I/O地址。
16. 如权利要求14所述的系统，其特征在于，所述解码电路包括：
块解码器，所述块解码器将所述冗余地址字中的所述冗余块地址解码以选择所述冗余块，由所述启用信号启用所述块解码器；以及
耦合到所述块解码器的选通电路，所述选通电路利用所解码的冗余块地址来选通所述冗余地址字中的所述冗余I/O线地址以选择所选的冗余块中的所述冗余I/O线。
CN200680035282.2A 2005-09-29 2006-09-26 用于修补缺陷输入/输出线的可重配置存储器块冗余 Expired - Fee Related CN101273414B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/240,304 US7286380B2 (en) 2005-09-29 2005-09-29 Reconfigurable memory block redundancy to repair defective input/output lines
US11/240,304 2005-09-29
PCT/US2006/037758 WO2007041185A2 (en) 2005-09-29 2006-09-26 Reconfigurable memory block redundancy to repair defective input/output lines

Publications (2)

Publication Number Publication Date
CN101273414A CN101273414A (zh) 2008-09-24
CN101273414B true CN101273414B (zh) 2015-02-11

Family

ID=37893682

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200680035282.2A Expired - Fee Related CN101273414B (zh) 2005-09-29 2006-09-26 用于修补缺陷输入/输出线的可重配置存储器块冗余

Country Status (7)

Country Link
US (1) US7286380B2 (zh)
JP (1) JP2009507326A (zh)
KR (2) KR20100080851A (zh)
CN (1) CN101273414B (zh)
DE (1) DE112006002469T5 (zh)
TW (1) TWI317132B (zh)
WO (1) WO2007041185A2 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675015B1 (ko) * 2006-02-24 2007-01-29 삼성전자주식회사 스캔 기능 및 컬럼 리던던시를 포함하는 내장형 메모리장치, 리던던시 리페어 및 스캔 방법
US8645793B2 (en) 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
JP2008299918A (ja) * 2007-05-29 2008-12-11 Toshiba Microelectronics Corp 不揮発性半導体記憶装置及びその不良ブロック置き換え方法
US8031526B1 (en) 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
US8189381B1 (en) 2007-08-28 2012-05-29 Marvell International Ltd. System and method for reading flash memory cells
US8085605B2 (en) 2007-08-29 2011-12-27 Marvell World Trade Ltd. Sequence detection for flash memory with inter-cell interference
US7885090B1 (en) * 2007-10-29 2011-02-08 Marvell Israel (Misl) Ltd. Method and apparatus for CAM with redundancy
US20110134707A1 (en) * 2007-11-02 2011-06-09 Saeng Hwan Kim Block isolation control circuit
KR20090045610A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 블럭 아이솔레이션 제어회로
US8515052B2 (en) 2007-12-17 2013-08-20 Wai Wu Parallel signal processing system and method
KR101407362B1 (ko) * 2008-06-23 2014-06-16 삼성전자주식회사 상 변화 메모리 장치
US8446787B2 (en) 2008-11-20 2013-05-21 Micron Technology, Inc. Replacing defective memory blocks in response to external addresses
WO2011044216A1 (en) * 2009-10-08 2011-04-14 Neurotech Usa, Inc. Use of pedf in an encapsulated cell-based delivery system
KR101932664B1 (ko) * 2012-08-27 2018-12-26 삼성전자 주식회사 리던던시 셀을 포함하는 반도체 메모리 장치 및 시스템
CN103999162A (zh) 2011-12-23 2014-08-20 英特尔公司 用于堆叠存储器架构的自修复逻辑
US9158619B2 (en) * 2012-03-30 2015-10-13 Intel Corporation On chip redundancy repair for memory devices
KR101373668B1 (ko) * 2012-06-22 2014-03-13 연세대학교 산학협력단 메모리 수리 장치 및 방법
US9013907B2 (en) * 2012-10-12 2015-04-21 Mediatek Inc. Content addressable memory and related column repair method
US9515656B2 (en) * 2013-11-01 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
US9564245B2 (en) 2013-12-26 2017-02-07 Intel Corporation Integrated circuit defect detection and repair
US9548137B2 (en) 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
CN105097046B (zh) * 2014-05-07 2018-03-23 中芯国际集成电路制造(上海)有限公司 电可擦可编程只读存储器及其数据处理方法
KR20160071769A (ko) 2014-12-12 2016-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP6144729B2 (ja) * 2015-07-08 2017-06-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11710531B2 (en) 2019-12-30 2023-07-25 Micron Technology, Inc. Memory redundancy repair

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438546A (en) * 1994-06-02 1995-08-01 Intel Corporation Programmable redundancy scheme suitable for single-bit state and multibit state nonvolatile memories
EP0797145A1 (en) * 1996-03-22 1997-09-24 STMicroelectronics S.r.l. Sectorized electrically erasable and programmable non-volatile memory device with redundancy
EP1058192A2 (en) * 1999-06-03 2000-12-06 Kabushiki Kaisha Toshiba EEPROM with redundancy
US20030035322A1 (en) * 2001-08-09 2003-02-20 Multi Level Memory Technology, Inc. Flash memory array partitioning architectures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380500A (ja) * 1989-08-24 1991-04-05 Sharp Corp 半導体記憶装置
JPH04369265A (ja) * 1991-06-18 1992-12-22 Sharp Corp 半導体記憶装置
US5347484A (en) * 1992-06-19 1994-09-13 Intel Corporation Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets
FR2716743B1 (fr) * 1994-02-28 1996-09-27 Sgs Thomson Microelectronics Circuit de redondance de mémoire.
US5621690A (en) 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US6031758A (en) * 1996-02-29 2000-02-29 Hitachi, Ltd. Semiconductor memory device having faulty cells
JPH11219598A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
JP4467092B2 (ja) * 1998-05-26 2010-05-26 株式会社ルネサステクノロジ 半導体記憶装置
US6219286B1 (en) * 1999-06-04 2001-04-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory having reduced time for writing defective information
JP4316085B2 (ja) * 1999-12-28 2009-08-19 株式会社東芝 半導体集積回路装置及び集積回路システム
US6563732B2 (en) * 2001-08-02 2003-05-13 Stmicroelectronics, Inc. Redundancy circuit and method for flash memory devices
JP2003077293A (ja) * 2001-08-31 2003-03-14 Toshiba Corp 半導体装置
FR2843208B1 (fr) * 2002-07-31 2005-03-04 Iroc Technologies Dispositif de reconfiguration d'un ensemble memoire presentant des defauts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438546A (en) * 1994-06-02 1995-08-01 Intel Corporation Programmable redundancy scheme suitable for single-bit state and multibit state nonvolatile memories
EP0797145A1 (en) * 1996-03-22 1997-09-24 STMicroelectronics S.r.l. Sectorized electrically erasable and programmable non-volatile memory device with redundancy
EP1058192A2 (en) * 1999-06-03 2000-12-06 Kabushiki Kaisha Toshiba EEPROM with redundancy
US20030035322A1 (en) * 2001-08-09 2003-02-20 Multi Level Memory Technology, Inc. Flash memory array partitioning architectures

Also Published As

Publication number Publication date
US20070070734A1 (en) 2007-03-29
KR20100080851A (ko) 2010-07-12
TWI317132B (en) 2009-11-11
US7286380B2 (en) 2007-10-23
KR20080049798A (ko) 2008-06-04
WO2007041185A3 (en) 2007-07-26
CN101273414A (zh) 2008-09-24
DE112006002469T5 (de) 2008-08-21
JP2009507326A (ja) 2009-02-19
TW200739588A (en) 2007-10-16
KR100986551B1 (ko) 2010-10-07
WO2007041185A2 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
CN101273414B (zh) 用于修补缺陷输入/输出线的可重配置存储器块冗余
CN1905070B (zh) 能够存储多比特数据和单比特数据的闪存设备
US6961805B2 (en) Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous reading writing or erasure
EP2569772B1 (en) Write energy conservation in memory
JP2001176290A (ja) 不揮発性半導体記憶装置
KR100300686B1 (ko) 반도체 기억 장치 및 반도체 기억 시스템
CN101111900B (zh) 半导体装置、地址分配方法
KR20080095684A (ko) 배드 블록 정보를 저장하지 않는 행 디코더를 갖는 플래시메모리 장치 및 그것의 제어 방법
CN110879788A (zh) 存储器控制器、存储器系统以及存储器装置的操作方法
JP2006031916A (ja) 不揮発性メモリ装置及びそれのプログラム方法
KR102336458B1 (ko) 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템
KR20030009310A (ko) 동시 작동 플래시 메모리를 위한 리던던트 듀얼 뱅크 구조
US20080126735A1 (en) Non-volatile memory device and method for setting configuration information thereof
US8683147B2 (en) Data accessing method for flash memory storage device having data perturbation module, and storage system and controller using the same
CN103870214A (zh) 多层存储块兼具单层存储块性能的方法
JP2003109396A (ja) 半導体記憶装置
JP3892994B2 (ja) コマンドの暗号化を可能にした不揮発性メモリ
JP2003187599A (ja) 不揮発性半導体記憶装置
WO2023108976A1 (zh) 存储器的熔丝熔断方法及装置、存储介质及电子设备
CN101436163B (zh) 非挥发性存储器储存装置及其存取方法
KR20110082274A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20030045599A (ko) 불휘발성 반도체 메모리칩 제어 방법
KR100223264B1 (ko) 플래쉬 메모리 셀의 소거확인 방법
JP2003323797A (ja) リダンダンシー回路を備えた半導体メモリ装置
JPH0660200A (ja) データ処理装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150211

Termination date: 20190926