KR20080095684A

KR20080095684A - 배드 블록 정보를 저장하지 않는 행 디코더를 갖는 플래시메모리 장치 및 그것의 제어 방법

Info

Publication number: KR20080095684A
Application number: KR1020070040502A
Authority: KR
Inventors: 변대석; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2007-04-25
Filing date: 2007-04-25
Publication date: 2008-10-29
Also published as: US20100259982A1; US20080266956A1; TW200847175A; US7768831B2; CN101369453B; US7974125B2; TWI483257B; KR100918299B1; CN101369453A

Abstract

본 발명에 따른 플래시 메모리 장치는 복수의 메모리 블록들; 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 하나를 선택하는 디코더; 및 블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 리페어 제어부를 포함하되, 상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 리페어 제어부는 상기 디코더가 상기 메모리 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성한다.

상술한 구성들을 통하여 본 발명의 플래시 메모리 장치는 행 디코더에 퓨즈나 래치가 없이 배드 블록에 대한 리페어 동작을 수행할 수 있다.

Description

배드 블록 정보를 저장하지 않는 행 디코더를 갖는 플래시 메모리 장치 및 그것의 제어 방법{FLASH MEMORY DEVICE INCLUDING A ROW DECODER HAVING NO BAD BOLCK DATA STORAGE MEANS AND CONTROL METHOD THEREOF}

도 1a 및 도 1b는 일반적인 블록 디코더의 회로도;

도 2는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 간략히 보여주는 블록도;

도 3은 도 2의 블록 디코더를 보여주는 회로도;

도 4는 도 2의 디스에이블 회로를 보여주는 회로도;

도 5a 내지 도 5c는 도 2의 프리-디코더를 보여주는 회로도들;

도 6a 내지 도 6c는 본 발명의 플래시 메모리 장치의 동작 방법의 일예를 보여주는 타이밍도;

도 7a 내지 도 7c는 본 발명의 플래시 메모리 장치의 동작 방법의 다른 예를 보여주는 타이밍도;

도 8은 본 발명의 플래시 메모리 장치의 동작 방법의 또 다른 예를 보여주는 타이밍도;

도 9는 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 10은 도 9의 디스에이블 회로의 구성을 보여주는 도면; 및

도 11은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 간략히 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

12 : 퓨즈 22 : 래치

110, 210 : 리페어 제어부

111, 211 : 배드 블록 어드레스 레지스터

212 : 리던던트 블록 어드레스 레지스터

120, 220 : 디스에이블 회로 130, 230 : 프리 디코더

140 : 행 디코더 150 : 메모리 셀 어레이

160, 260 : 페이지 버퍼 170 : 페리 로직

171 : 데이터 출력 버퍼 172 : 레디/비지 발생기

173 : 프로그램/독출/소거 제어부 174 : 패스/페일 체크부

240 : 메인 행 디코더 250 : 메인 셀 어레이

270 : 리던던트 행 디코더 280 : 리던던트 셀 에러이

310 : 플래시 메모리 320 : 메모리 컨트롤러

321 : 에스램 322 : 프로세싱 유닛

323 : 호스트 인터페이스 324 : 에러 정정 코드 블록

325 : 메모리 인터페이스

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 제어 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보 조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.

일반적으로 플래시 메모리 장치는 정보를 저장할 수 있으며 원할 때 정보를 독출할 수 있는 집적 회로이다. 플래시 메모리 장치는 재기입이 가능한 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 플래시 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다. 그러나 상술한 트렌드에 따라 회로 선폭의 감소, 공정의 증가 및 복잡도 증가 등이 수반된다. 이러한 조건들은 칩의 수율을 감소시키는 요인이 되고 있다. 이러한 문제점을 해결하기 위해, 플래시 메모리 장치는 결함이 발생된 메모리 셀을 대체하기 위한 여분의 메모리 셀(Redundant Memory Cell:이하 리던던트 메모리 셀)을 구비하고 있다. 또한, 플래시 메모리 장치는 결함 셀의 어드레스를 리던던트 메모리 셀의 어드레스로 전환하기 위한 수단들을 포함하고 있다. 테스트시 결함이 존재하는 배드 블록(Bad block)이 검출되면, 배드 블록이 선택되지 못하도록 행 디코더가 설정된다. 행 디코더에는 블록 단위의 행들을 선택하기 위한 블록 디코더(Block decoder)가 포함된다. 블록 디코더는, 배드 블록인 경우, 액세스가 차단되도록 설정되는 퓨즈(fuse) 또는 래치(latch) 회로를 포함한다.

도 1a 및 도 1b는 상술한 배드 블록으로의 액세스를 차단하기 위한 블록 디코더의 예들을 간략히 보여주는 회로도들이다. 도 1a는 퓨즈(12)의 프로그램 여부 에 따라 배드 블록의 처리가 수행되는 블록 디코더의 일예를 보여준다. 도 1b는 상술한 퓨즈에 대응하는 구성을 래치(21)로 구성한 블록 디코더의 예를 보여준다.

도 1a를 참조하면, 메모리 블록은 블록 디코더(10)의 퓨즈(12)를 절단(cut)함으로써 배드 블록으로 처리된다. 이 경우, 블록을 선택하기 위한 블록 선택 신호(Pi, Qi, Ri)가 모두 'HIGH'로 제공되더라도, 퓨즈(12)의 절단에 의해서 낸드 게이트(11)의 출력 신호는 제1노드(N1)로 전달되지 못한다. 따라서, 제1노드(N1)는 'HIGH'레벨을, 제2노드(N2)는 'LOW'레벨을 유지한다. 결국, 스트링 선택 라인(SSL)은 접지되고, 블록 워드 라인(BWL)이 'LOW'레벨로 설정됨으로써 배드 블록의 선택은 차단된다.

도 1b를 참조하면, 블록 디코더(20)의 래치(22)에는 배드 블록 또는 정상 블록의 여부를 나타내는 데이터가 저장된다. 배드 블록인 경우, 래치(22)에는 논리 '1'이 저장된다. 반면에 정상 블록인 경우, 래치(22)에는 논리 '0'가 저장된다. 배드 블록에 대응하는 블록 디코더(20)의 래치(22)에 논리 '1'이 저장되는 경우, 래치(22)의 논리 '1'은 노어(NOR) 게이트(23)의 입력단에 제공되며, 그 결과 디코딩 신호들(Pi, Qi, Ri)의 값에 상관없이 제3노드(N3)가 'LOW' 레벨로 설정된다.

도 1a 및 도 1b에 도시된 일반적인 블록 디코더는 배드 블록(Bad block) 처리를 위한 퓨즈(fuse) 또는 래치(latch) 회로를 포함한다. 그러나, 이러한 블록 디코더의 구성은 메모리 장치의 복잡도 및 행 디코더의 사이즈를 증가시킨다. 퓨즈를 포함하는 블록 디코더의 경우, 퓨즈 프로그램의 불안정성에 따라 불량률이 증가될 수 있다. 래치를 포함하는 블록 디코더는, 배드 블록 정보가 래치에 저장되는 초기 화 동작시, 오류를 일으킬 수 있다. 또한, 플래시 메모리 장치는 상술한 행 디코더 내부에 구비되는 퓨즈 또는 래치에 데이터를 기입하기 위한 구성을 더 구비해야 한다. 따라서, 간단한 행 디코더 구조를 가지면서 배드 블록의 처리가 가능한 플래시 메모리 장치에 대한 요구가 절실한 실정이다.

본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 행 디코더 내부에 배드 블록 정보의 입력 없이 리페어 동작을 수행할 수 있는 플래시 메모리 장치 및 그것의 제어 방법을 제공하는 데 있다.

상기의 과제를 이루기 위한 본 발명에 따른 플래시 메모리 장치는, 복수의 메모리 블록들; 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 하나를 선택하는 디코더; 및 블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 제어부를 포함하되, 상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 제어부는 상기 디코더가 상기 메모리 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성한다.

이 실시예에 있어서, 상기 디코더는 배드 블록 정보를 구비하기 위한 저장 수단을 포함하지 않는다.

이 실시예에 있어서, 상기 제어부는, 상기 블록 어드레스가 상기 배드 블록에 대응하는 경우, 플래그 신호를 생성하는 리페어 제어 회로; 상기 플래그 신호에 응답하여 디스에이블 신호를 생성하는 디스에이블 회로; 및 상기 블록 어드레스로 부터 상기 블록 선택 신호를 생성하되, 상기 디스에이블 신호가 입력되면 상기 배드 블록을 비활성화하는 블록 선택 신호를 생성하는 프리-디코더를 포함한다.

이 실시예에 있어서, 상기 메모리 블록으로부터 출력되는 데이터를 일시 저장하는 출력 버퍼; 및 상기 플래그 신호에 응답하여 상기 블록 어드레스가 배드 블록에 대응함을 레디/비지 신호로 출력하는 레디/비지 발생기를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여 상기 레디/비지 발생기는 상기 레디/비지 신호를 비지 상태로 유지한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여 상기 레디/비지 발생기는 상기 레디/비지 신호를 레디 상태로 유지한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 출력 버퍼는 상기 블록이 배드 블록임을 지시하는 고정 데이터를 출력한다.

이 실시예에 있어서, 상기 고정 데이터를 저장하는 저장 장치를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여 상기 메모리 블록으로의 프로그램, 소거 및 독출 동작을 차단하기 위한 프로그램/독출/소거 제어부를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 페일(Fail)을 지시하도록 설정되는 패스/페일 검출부를 더 포함한다.

이 실시예에 있어서, 상기 리페어 제어회로는 배드 블록들의 블록 어드레스들이 저장되는 어드레스 레지스터를 더 포함한다.

상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 플래시 메모리 장치는, 복수의 메모리 블록들을 갖는 셀 어레이; 상기 복수의 메모리 블록들 각각에 대응하며, 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 복수의 블록 디코더들; 블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 리페어 제어부; 상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 배드 블록 대신 선택되기 위한 하나 이상의 리던던트 블록을 포함하는 리던던트 셀 어레이; 및 상기 하나 이상의 리던던트 블록을 활성화하는 리던던트 블록 디코더를 포함하되, 상기 복수의 블록 디코더들 각각은 배드 블록 정보를 저장하기 위한 저장 수단을 포함하지 않으며, 상기 리페어 제어부는 상기 복수의 블록 디코더들 중 배드 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성한다.

이 실시예에 있어서, 상기 리페어 제어부는, 상기 블록 어드레스가 상기 배드 블록에 대응하는 경우, 배드 블록 어드레스의 입력을 알려주는 플래그 신호 및 상기 배드 블록에 대응하는 상기 리던던트 블록을 선택하기 위한 리페어 신호를 생성하는 리페어 제어 회로; 상기 플래그 신호 및 상기 리페어 신호에 응답하여 상기 배드 블록의 선택을 차단하는 상기 블록 선택 신호를 생성하기 위한 디스에이블 신호를 생성하는 디스에이블 회로; 및 상기 블록 어드레스로부터 상기 블록 선택 신호를 생성하되, 상기 디스에이블 신호가 입력되면 상기 블록 어드레스에 대응하는 메모리 블록을 비활성화하는 블록 선택 신호를 생성하는 프리-디코더를 더 포함한다.

이 실시예에 있어서, 상기 리페어 제어 회로는 상기 배드 블록 어드레스를 저장하기 위한 기억회로를 더 포함한다.

이 실시예에 있어서, 상기 리페어 제어 회로는 상기 리던던트 블록의 어드레스를 저장하기 위한 기억 회로를 더 포함한다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 메모리 블록; 블록 선택 신호에 응답하여 상기 메모리 블록을 선택하는 블록 디코더; 및 블록 어드레스에 응답하여 상기 메모리 블록을 선택하기 위한 블록 선택 신호를 생성하는 리페어 제어부를 포함하되, 상기 블록 디코더는 상기 메모리 블록의 결함 여부를 저장하기 위한 저장 수단을 포함하지 않는다.

이 실시예에 있어서, 상기 리페어 제어부는 상기 메모리 블록에 결함이 존재하는 경우에 상기 메모리 블록이 비활성화되도록 상기 블록 선택 신호를 생성한다.

이 실시예에 있어서, 상기 리페어 제어부는 상기 블록 어드레스가 상기 메모리 블록에 대응하는 경우에 배드 블록이 선택되었음을 지시하는 플래그 신호를 생성한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 데이터의 출력을 차단하는 데이터 입출력 버퍼를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 블록 어드레스가 배드 블록에 대응함을 지시하는 고정 데이터를 출력하는 입출력 버퍼를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 블록 어드레스가 배드 블록에 대응함을 지시하도록 레디/비지 신호(RnB)를 생성하는 레디/비지 생성 기를 더 포함한다.

이 실시예에 있어서, 상기 레디/비지 신호(RnB)는 상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작 사이클 동안 레디 상태(READY)를 유지한다.

이 실시예에 있어서, 상기 레디/비지 신호(RnB)는 상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작 사이클보다 긴 구간 동안 비지 상태(LOW)를 유지한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 메모리 블록으로의 프로그램 동작을 차단하는 프로그램 제어부를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 메모리 블록으로부터의 독출 동작을 차단하기 위한 독출 제어부를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 메모리 블록의 소거 동작을 차단하기 위한 소거 제어부를 더 포함한다.

이 실시예에 있어서, 상기 플래그 신호에 응답하여, 상기 메모리 블록의 프로그램 또는 소거 동작의 페일을 지시하는 패스/페일 체크부를 더 포함한다.

이 실시예에 있어서, 상기 플래시 메모리 장치는 리던던트 메모리 블록; 및 리페어 신호에 응답하여 상기 리던던트 메모리 블록을 활성화하는 리던던트 블록 디코더를 더 포함하되, 상기 리페어 제어부는 상기 플래그 신호와 동시에 상기 리페어 신호를 생성한다.

이 실시예에 있어서, 상기 리페어 제어부는, 상기 블록 어드레스가 배드 블록과 일치하는 경우, 상기 플래그 신호와 상기 리페어 신호를 출력하는 리페어 제 어 회로; 상기 플래그 신호와 상기 리페어 신호에 응답하여 상기 메모리 블록의 선택을 차단하기 위한 디스에이블 신호를 생성하는 디스에이블 회로; 및 상기 블록 어드레스로부터 상기 블록 선택 신호를 생성하되, 상기 디스에이블 신호가 활성화되면 상기 메모리 블록의 선택이 차단되도록 상기 블록 선택 신호를 생성하는 프리-디코더를 더 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 메모리 블록과; 그리고 블록 선택 신호에 응답하여 상기 메모리 블록을 선택하는 블록 디코더를 갖는 플래시 메모리 장치의 배드 블록 처리 방법은: 입력되는 블록 어드레스를 배드 블록 어드레스와 비교하여 플래그 신호를 생성하는 단계; 상기 플래그 신호에 응답하여 상기 블록 어드레스가 배드 블록 어드레스와 일치함을 외부로 알려주기 위한 출력 신호를 생성하는 단계를 포함하되, 상기 블록 디코더는 상기 메모리 블록의 결함 여부를 저장하기 위한 저장 수단을 포함하지 않는다.

이 실시예에 있어서, 상기 출력 신호는 레디/비지 신호(RnB)이다.

이 실시예에 있어서, 상기 출력 신호는 입출력 핀으로 출력되는 특정 비트 값을 갖는 데이터이다.

이 실시예에 있어서, 상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작을 차단하는 단계를 더 포함한다.

상기 목적을 달성하기 위한 메모리 시스템은, 복수의 메모리 블록들과, 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 하나를 선택하는 디코더와, 및 블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 제어부를 포 함하되, 상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 제어부는 상기 디코더가 상기 메모리 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성하는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.

상기 목적을 달성하기 위한 메모리 시스템은, 복수의 메모리 블록들을 갖는 셀 어레이와, 상기 복수의 메모리 블록들 각각에 대응하며, 블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 복수의 블록 디코더들과, 블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 리페어 제어부와, 상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 배드 블록 대신 선택되기 위한 하나 이상의 리던던트 블록을 포함하는 리던던트 셀 어레이와, 상기 하나 이상의 리던던트 블록을 활성화하는 리던던트 블록 디코더를 포함하되, 상기 복수의 블록 디코더들 각각은 배드 블록 정보를 저장하기 위한 저장 수단을 포함하지 않으며, 상기 리페어 제어부는 상기 복수의 블록 디코더들 중 배드 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성하는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 메모리 블록, 블록 선택 신호에 응답하여 상기 메모리 블록을 선택하는 블록 디코더, 블록 어드레스에 응답하여 상기 메모리 블록을 선택하기 위한 블록 선택 신호를 생성하는 리페어 제어부를 포함하되, 상기 블록 디코더는 상기 메모리 블록의 결함 여부를 저장하기 위한 저장 수단을 포함하지 않는 플래시 메모리 장치; 및 상기 플래시 메모리 장치 를 제어하기 위한 메모리 컨트롤러를 포함한다.

이상의 구성 및 방법에 따르면, 배드 블록 정보를 저장하기 위한 저장 회로를 구비하지 않고도 리페어 처리가 가능한 플래시 메모리 장치의 행 디코더를 제공할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치(100)를 간략히 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(100)는 배드 블록임을 지시하는 퓨즈(fuse)나 래치(latch)를 포함하지 않는 행 디코더(140)를 포함한다. 상술한 디코더 구조에도 불구하고, 본 발명에 따른 플래시 메모리 장치(100)는 리 페어 제어부(110), 디스에이블 회로(120) 및 프리-디코더(130)를 통하여 배드 블록에 대한 리페어 동작을 수행할 수 있다.

리페어 제어부(110)는 입력되는 블록 어드레스(BLK_Add)가 배드 블록에 대응하는지의 여부를 판단한다. 블록 어드레스(BLK_Add)가 k개의 배드 블록들 중 어느 하나에 대응하는 경우, 리페어 제어부(110)는 플래그 신호(/BADk)를 출력한다. 플래그 신호(/BADk)는 디스에이블 회로(120)에 제공되며, 디스에이블 회로(120)는 블록 어드레스(BLK_Add)에 대응하는 블록 디코더(BDx, x=0~m-1)를 비활성화하기 위한 디스에이블 신호(/DIS)를 생성한다. 플래그 신호(/BADk)를 생성하기 위하여, 리페어 제어부(110)는 배드 블록들의 어드레스를 저장하는 배드 블록 어드레스 레지스터(111)를 포함한다. 배드 블록 어드레스 레지스터(111)에는 배드 블록 어드레스가 저장된다. 배드 블록 어드레스는 플래시 메모리 장치(100)의 초기화 동작 동안에 셀 어레이(150)의 초기화 데이터 영역으로부터 독출되어 배드 블록 어드레스 레지스터(111)에 저장된다.

디스에이블 회로(120)는 배드 블록에 대응하는 블록 디코더(BDx, 예를 들면 BD2)의 선택을 차단하기 위한 디스에이블 신호(/DIS)를 생성한다. 디스에이블 회로(120)는 플래그 신호(/BADk)가 활성화되면, 블록의 선택을 차단하기 위한 디스에이블 신호(/DIS)를 생성한다.

프리-디코더(130)는 블록 어드레스(BLK_Add)를 디코딩하여 블록을 선택하기 위한 블록 선택 신호(Pi, Qi, Ri)를 생성한다. 행 디코더(140)는 프리-디코더(130)로부터의 블록 선택 신호(Pi, Qi, Ri)에 응답하여 블록을 선택한다. 그러나 프리- 디코더(130)는 디스에이블 신호(/DIS)가 활성화되면 입력되는 블록 어드레스(BLK_Add)에 대응하는 블록이 비활성화되도록 블록 선택 신호(Pi, Qi, Ri)를 생성한다.

행 디코더(140)는 행 어드레스(Row address)에 응답하여 블록 및 페이지를 선택한다. 구체적으로, 행 디코더(140)는 블록 선택 신호(Pi, Qi, Ri)에 응답하여 대응하는 블록 및 페이지를 선택한다. 선택된 블록의 페이지들 중 하나는 페이지 어드레스(Page address)에 의해서 선택된다. 그러나, 본 발명에 따른 행 디코더(140)에 포함되는 각각의 블록 디코더(BDx)에는 배드 블록임을 지시하는 기억 소자(예를 들면, 퓨즈 또는 래치)가 포함되지 않는다. 배드 블록에 대한 비활성화 동작은 오로지 블록 선택 신호(Pi, Qi, Ri)에 의해서 수행된다. 행 디코더(140)에 포함되는 블록 디코더들(BD<n-1:0>)의 구조는 후술하게 되는 도 3에서 상세히 설명될 것이다.

셀 어레이(150)는 복수의 메모리 블록들(MCBx, x=0~m-1)을 포함한다. 복수의 메모리 블록들은 행 디코더(140)에 포함되는 복수의 블록 디코더(BDx)들 각각에 연결된다. 셀 어레이(150)는 제품의 생산 공정에서 발생하는 결함이 있는 메모리 셀들을 포함할 수 있다. 결함이 있는 메모리 셀이 포함되는 메모리 블록을 배드 블록(예를 들면, MCB2)이라 한다. 결함이 있는 배드 블록(MC2)은 그에 대응하는 블록 디코더(BD2)에 연결된다.

페이지 버퍼(160)는 선택된 페이지에 대응하는 메모리 셀들을 프로그램하거나, 선택된 페이지의 메모리 셀들에 저장된 데이터를 감지 증폭한다. 즉, 페이지 버퍼(120)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 페이지 버퍼(160)는 읽기 동작 모드시, 선택된 메모리 셀들에 저장된 데이터를 감지하여 저장한다.

페리 블록(170)은 배드 블록이 선택되는 경우의 데이터 입출력 동작, 레디/비지 신호(RnB)의 생성, 그리고 패스/페일 체크 동작 등을 수행한다. 본 발명의 제 1 실시예에 따른 플래시 메모리 장치(100)는, 배드 블록을 대체(Replace)하기 위한 리던던트 셀을 구비하지 않다. 따라서, 입력되는 블록 어드레스(BLK_Add)가 배드 블록에 대응하는 어드레스임을 외부 또는 메모리 컨트롤러(미도시됨)로 인지시킬 필요가 있다. 페리 블록(170)은 배드 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작이 수행되지 못하도록 전압 발생기(미도시됨) 또는 페이지 버퍼(160)를 제어할 수 있다. 그리고 페리 블록(170)은 배드 블록에 대응하는 어드레스가 입력되었음을 외부로 알려준다. 페리 블록(170)을 보다 상세히 설명하면 다음과 같다.

데이터 출력 버퍼(171)는 플래그 신호(/BADk)에 응답하여 제반 데이터의 출력을 차단한다. 또는, 데이터 출력 버퍼(171)는 플래그 신호(/BADk)가 활성화되면 배드 블록이 선택되었음을 지시하는 고정 데이터(Fixed data)를 출력할 수 있다. 예를 들면, 데이터 출력 버퍼(171)는 소거 상태의 데이터 '1'로 이루어진 페이지 데이터를 대응하는 출력 사이클 동안 외부로 제공할 수 있다.

레디/비지 발생기(172)는 블록 어드레스(BLK_Add)가 배드 블록에 대응함을 레디/비지 신호(RnB)를 통하여 외부로 전달할 수 있다. 레디/비지 발생기(172)는 상술한 데이터 출력 버퍼(171)로부터 고정 데이터(Fixed data)가 출력되는 동안, 배드 블록 어드레스가 입력되었음을 외부로 전달할 수 있다. 레디/비지 발생기(172)는 상술한 데이터 출력 버퍼(171)에 의해서 데이터 출력이 차단되는 동안, 배드 블록 어드레스가 입력되었음을 외부로 전달할 수 있다. 예를 들면, 플래그 신호(/BADk)가 활성화되면, 레디/비지 발생기(172)는 레디/비지 신호(RnB)를 비지('BUSY')로 유지한다. 또는, 데이터 출력 사이클 동안, 레디/비지 발생기(172)는 레디/비지 신호(RnB)를 비지('BUSY')로 출력하도록 설정될 수 있다. 그러면, 메모리 컨트롤러(미도시됨)는 레디/비지 신호(RnB)의 상태를 참조하여 다른 블록을 선택할 수 있을 것이다. 레디/비지 발생기(172)와 데이터 출력 버퍼(171) 중 어느 하나만이라도 외부에 배드 블록 어드레스가 입력되었음을 전달할 수 있다.

프로그램/독출/소거 제어부(173)는 플래그 신호(/BADk)에 응답하여 블록 어드레스(BLK_Add)에 대응하는 셀 영역의 프로그램 동작, 독출 동작 또는 소거 동작을 차단한다. 예를 들면, 프로그램 동작, 독출 동작 또는 소거 동작을 위해 생성되는 고전압의 생성이 차단되거나 페이지 버퍼(160)의 비트 라인 셋업 동작이 차단될 수 있다. 상술한 예시적인 차단 동작들은 레디/비지 신호(RnB)의 발생과 유기적으로 일어난다.

패스/페일 체크부(174)는 플래그 신호(/BADk)가 활성화되면 페일(Fail)을 출력하도록 설정된다. 이러한 동작을 통해서 입력된 어드레스가 배드 블록에 대응함을 내부의 제어 로직들로 알려줄 수 있다.

이상에서 설명된 메모리 장치의 구성에 따르면, 행 디코더(140)에 포함되는 블록 디코더들(BD<m-1:0>) 각각이 배드 블록임을 지시하는 퓨즈나 래치를 포함하지 않고서도, 배드 블록으로의 액세스가 차단될 수 있다. 그리고 배드 블록에 대응하는 어드레스가 입력될 때, 플래시 메모리 장치(100)는 외부로 배드 블록이 선택되었음을 알려주는 신호(RnB 또는 Fixed data)를 출력한다. 사용자는 신호(RnB 또는 Fixed data)을 확인하여 다른 블록을 선택하는 동작을 수행함으로 배드 블록에 대처할 수 있다.

도 3은 본 발명에 따른 블록 디코더(BDx)의 상세한 구성을 간략히 보여주는 회로도이다. 도 3을 참조하면, 행 디코더(140)는 블록들 각각에 대응하는 블록 디코더들(BD<m-1:0>)을 포함한다. 그리고 각각의 블록 디코더들(BD<m-1:0>)은 배드 블록임을 지시하는 기억 소자를 포함하지 않는다. 즉, 블록 디코더(BDx)는 배드 블록일 경우에 절단(Cut)되는 퓨즈 옵션이나, 블록 선택 신호(Pi, Qi, Ri)의 전달을 차단하기 위한 래치를 포함하지 않는다. 따라서, 행 디코더(140)는 이러한 퓨즈 옵션이나 래치를 포함해야 하는 일반적인 행 디코더에 비하여 보다 적은 칩면적을 차지하게 될 것이다.

다시 도면을 참조하면, 블록 선택 신호(Pi, Qi, Ri)가 모두 활성화되면, 제 4 노드(N4)는 'HIGH' 레벨로 설정된다. 그리고 스트링 선택 라인(SSL)을 디스에이블(Disable)시키기 위한 스위치(NM)는 차단된다. 고전압 스위치(144)는 제 4 노드(N4)의 논리값을 고전압으로 증폭하여 블록 워드 라인(BWL)으로 전달한다. 블록의 선택 여부는 블록 선택 신호(Pi, Qi, Ri)에 의해서만 결정된다. 따라서, 본 발명의 블록 디코더(BDx)는 내부에 퓨즈 옵션이나 래치를 구비할 필요가 없다.

도 4는 도 2의 디스에이블 회로(120)의 일예를 간략히 보여주는 회로도이다. 도 4를 참조하면, 배드 블록들 각각에 대응하는 플래그 신호들(/BADk, k=0~16) 중 어느 하나라도 활성화되면 디스에이블 회로(120)는 디스에이블 신호(/DIS)를 'LOW'로 활성화한다. 여기서, 배드 블록들의 수가 16개인 경우를 예시적으로 설명하였으나, 배드 블록의 수는 이에 국한되지 않는다.

도 5a 내지 도 5c는 블록 선택 신호(Pi, Qi, Ri)를 생성하기 위한 프리-디코더(130)의 구성들을 간략히 보여주는 회로도이다. 여기서, 블록 어드레스(BLK_Add)는 어드레스 비트(A12~A21)에 대응하는 경우로 가정하여 프리-디코더(130)의 구성을 설명하기로 한다. 도 5a를 참조하면, 블록 선택 신호(P1~P8)는 3-비트의 어드레스 비트들(A12~A14) 각각을 디코딩한 값들이다.

도 5b는 어드레스 비트들(A15~A17)로부터 디코딩되어 생성되는 블록 선택 신호(Q1~Q8)를 간략히 보여준다. 디스에이블 신호(/DIS)가 각각의 어드레스 비트들(A15~A17)을 디코딩하기 위한 낸드 로직들(133~134)에 입력된다. 따라서, 블록 선택 신호들(Q1~Q8)은 디스에이블 신호(/DIS)가 활성화(논리 '0')되는 경우에 'LOW'로 설정된다. 도 5c는 어드레스 비트들(A18~A21)을 디코딩하여 블록 선택 신호(R1~R16)를 생성하는 프리-디코더(130)의 구성을 간략히 보여주는 회로도이다.

이상의 프리-디코더(130)의 구성들에 따르면, 디스에이블 신호(/DIS)가 활성화되는 경우, 블록 선택 신호(Q1~Q8)가 'LOW'로 설정되며, 블록 어드레스(BLK_Add)에 대응하는 블록의 선택이 차단된다.

도 6a 내지 도 6c는 상술한 도 2의 페리 블록(170)의 동작을 보여주는 일 실시예를 간략히 보여주는 타이밍도 들이다. 배드 블록에 대응하는 어드레스가 입력 되었음을 레디/비지 신호(RnB)에 의해서 외부로 알려주는 실시예가 이하 도면에 의거하여 상세히 설명될 것이다. 도 6a 내지 도 6c는 플래그 신호(/BADk)가 활성화될때 레디 상태('READY')를 유지하도록 레디/비지 신호(RnB)가 설정되는 실시예를 보여준다.

도 6a는 독출 동작시의 레디/비지 신호(RnB)의 출력을 보여준다. 복수의 플래그 신호들(/BADk) 중 어느 하나가 활성화되면, 레디/비지 발생기(172)는 레디/비지 신호(RnB)를 레디 상태('READY')로 유지한다. 일반적인 플래시 메모리 장치에서 어드레스(Address)가 입력되면, 레디/비지 신호(RnB)는 어드레스의 입력에 뒤따라 비지 상태('BUSY')로 천이된 뒤 레디 상태('READY')로 상승한다. 이때, 독출된 데이터가 I/O 버스로 출력된다. 그러나 본 발명에 따른 플래시 메모리 장치는 플래그 신호(/BADk)가 활성화되면, 레디/비지 신호(RnB)는 비지 상태('BUSY')로의 하강없이 레디 상태('READY')로 유지된다. 이러한 레디/비지 신호(RnB)를 감지하여, 메모리 컨트롤러(미도시됨)는 입력한 어드레스가 배드 블록에 해당함을 인지하고 다른 블록을 선택할 수 있다.

도 6b는 프로그램 동작시의 레디/비지 신호(RnB)의 변화를 보여준다. 일반적으로 어드레스(Address)와 프로그램 데이터(Program data)의 입력에 뒤따라 레디/비지 신호(RnB)는 비지 상태('BUSY')를 출력하도록 설정된다. 그러나 플래그 신호(/BADk)가 활성화되면, 본 발명의 레디/비지 신호(RnB)는 비지 상태('BUSY')로의 하강없이 레디 상태('READY')를 유지한다. 메모리 컨트롤러(미도시됨)는 이러한 레디/비지 신호(RnB)를 감지하여 입력한 어드레스가 배드 블록에 해당함을 인지하고 다른 블록을 선택할 수 있다.

도 6c는 소거 동작시 레디/비지 신호(RnB)의 변화를 보여주는 타이밍도이다. 도 6c를 참조하면, 소거를 위해 입력된 블록 어드레스(BLK_Add)가 배드 블록과 대응하면 플래그 신호(/BADk)가 활성화된다. 플래그 신호(/BADk)에 응답하여, 프로그램/독출/소거 제어부(173)는 소거 동작을 중지한다. 플래그 신호(/BADk)에 응답하여 레디/비지 발생기(172)는 레디/비지 신호(RnB)를 레디 상태('READY')로 유지한다. 소거를 위해서 선택된 블록의 소거 동작은 차단되며, 레디 상태('READY')로 유지되는 레디/비지 신호(RnB)를 통하여 메모리 컨트롤러(미도시됨)는 배드 블록을 선택했음을 인지할 수 있다.

도 6a 내지 도 6c를 통해서 설명된 본 발명의 페리 블록(170)의 동작에 따라서, 외부에서 배드 블록이 선택되었음을 인지할 수 있다. 따라서, 메모리 컨트롤러(미도시됨)는 배드 블록이 아닌 다른 정상 블록을 다시 선택할 수 있다.

도 7a 내지 도 7c는 플래그 신호(/BADk)가 활성화되면, 레디/비지 신호(RnB)가 비지 상태('BUSY')를 유지하도록 페리 블록(170)이 설정되는 실시예를 보여준다.

도 7a는 독출 동작시의 레디/비지 신호(RnB)의 변화를 보여준다. 플래그 신호(/BADk)가 활성화되면, 프로그램/독출/소거 제어부(173)는 셀 어레이로부터의 데이터 독출 동작을 중단한다. 데이터 출력 버퍼(171)는 출력을 차단한다. 그리고 레디/비지 생성기(172)는 레디/비지 신호(RnB)를 비지 상태('BUSY')로 유지한다. 이러한 비지 상태('BUSY')는 데이터의 출력 사이클 동안 유지된다.

도 7b는 프로그램 동작시의 레디/비지 신호(RnB)의 변화를 보여준다. 플래그 신호(/BADk)가 활성화되면, 프로그램/독출/소거 제어부(173)는 셀 어레이(150)로의 데이터 기입 동작을 중지한다. 그리고 레디/비지 생성기(172)는 레디/비지 신호(RnB)를 비지 상태('BUSY')로 유지한다. 이러한 비지 상태('BUSY')는 정상적인 데이터의 프로그램 사이클 동안 유지된다.

도 7c는 소거 동작시의 레디/비지 신호(RnB)의 변화를 보여준다. 플래그 신호(/BADk)가 활성화되면, 프로그램/독출/소거 제어부(173)는 블록 어드레스(BLK_Add)에 대응하는 블록의 소거 동작을 중지한다. 그리고 레디/비지 생성기(172)는 레디/비지 신호(RnB)를 비지 상태('BUSY')로 유지한다. 이러한 레디/비지 신호(RnB)의 비지 상태 ('BUSY')는 일반적인 소거 동작이 진행되는 소거 사이클 동안 유지된다.

도 7a 내지 도 7c에 도시된 타이밍도에 따르면, 배드 블록에 대응하는 어드레스가 입력되면, 명령어에 해당하는 내부 동작은 중지된다. 그리고 레디/비지 생성기(172)는 레디/비지 신호(RnB)를 비지 상태('BUSY')로 유지한다. 사용자는 레디/비지 신호(RnB)의 상태를 참조하여 배드 블록이 선택되었음을 인지한다. 그리고, 사용자는 배드 블록이 아닌 정상 블록을 선택하여 프로그램 또는 독출 동작을 수행할 수 있다.

도 8은 또 다른 실시예에 따른 페리 블록(170)의 동작을 보여주는 타이밍도이다. 독출 동작을 이하에서는 예시적으로 설명하기로 한다. 플래그 신호(/BADk)가 활성화되면, 데이터 출력 버퍼(171)는 페이지 버퍼(160)에 래치된 감지 데이터가 아닌 배드 블록이 선택되었음을 지시하는 고정 데이터(Fixed data)를 출력한다. 그러나, 레디/비지 생성기(172) 및 프로그램/독출/소거 제어부(173)의 동작은 일반적인 메모리 장치와 동일하다. 고정 데이터(Fixed data)는 별도로 구비되는 래치 회로(미도시됨)로부터 데이터 출력 버퍼(171)가 제공받아 출력할 수 있다. 사용자는 레디/비지 신호(RnB)가 아닌 고정 데이터(Fixed data)를 입출력 핀으로부터 전달받아 배드 블록을 선택했음을 인지할 수 있다.

이상의 도면들에서는 리던던트 블록이 구비되지 않는 본 발명의 실시예들이 설명되었다. 그러나, 본 발명의 행 디코더 구조와 함께 리던던트 블록을 포함하는 플래시 메모리 장치가 제공될 수 있다.

도 9는 리던던트 블록을 포함하는 본 발명의 제 2 실시예를 보여주는 블록도이다. 도 9를 참조하면, 본 발명의 플래시 메모리 장치(200)는 배드 블록임을 지시하는 퓨즈나 래치와 같은 소자가 포함되지 않는 메인 행 디코더(240)와 리던던트 행 디코더(270)를 포함한다. 본 발명의 플래시 메모리 장치(200)는 배드 블록에 대한 리페어 동작을 수행할 수 있는 리페어 제어부(210), 디스에이블 회로(220) 및 프리-디코더(230)를 포함한다.

리페어 제어부(210)는 입력되는 블록 어드레스(BLK_Add)가 배드 블록에 대응하는지의 여부를 검출한다. 그리고 블록 어드레스(BLK_Add)가 배드 블록에 대응하는 경우, 리페어 제어부(210)는 블록 어드레스(BLK_Add)가 배드 블록임을 지시하는 플래그 신호(/BADk)를 출력한다. 그리고 리페어 제어부(210)는 블록 어드레스(BLK_Add)에 대응하는 리던던트 블록 디코더(RBDj)를 선택하기 위한 리페어 신 호(REPj)를 생성한다. 리페어 제어부(210)는 배드 블록의 어드레스를 저장하는 배드 블록 어드레스 레지스터(211) 및 리던던트 블록 어드레스를 저장하는 리던던트 블록 어드레스 레지스터(212)를 포함한다. 배드 블록 어드레스는 플래시 메모리 장치(200)의 초기화 동작 동안에 셀 어레이(250)의 초기화 데이터 영역으로부터 독출되어, 배드 블록 어드레스 레지스터(211)에 저장된다.

디스에이블 회로(220)는 배드 블록에 대응하는 블록 디코더(예를 들면, BD2)를 차단하기 위한 디스에이블 신호(/DIS)를 생성한다. 디스에이블 회로(220)는 플래그 신호(/BADk)가 활성화되면, 블록의 선택을 차단하기 위한 디스에이블 신호(/DIS)를 활성화한다. 또는, 디스에이블 회로(220)는 배드 블록을 정상 블록으로 전환하기 위한 리페어 신호(REPj)가 활성화되면 디스에이블 신호(/DIS)를 활성화한다. 디스에이블 회로(220)에 대한 상세한 설명은 후술하게 되는 도 10에서 진행하기로 한다.

프리-디코더(230)는 블록 어드레스(BLK_Add)를 디코딩하여 블록을 선택하기 위한 블록 선택 신호(Pi, Qi, Ri)를 생성한다. 프리-디코더(230)에 의해서 생성되는 블록 선택 신호(Pi, Qi, Ri)는 메인 행 디코더(240)로 전달되어 대응하는 블록을 선택한다. 그러나 프리-디코더(230)는 디스에이블 신호(/DIS)가 활성화되면, 입력되는 블록 어드레스(BLK_Add)에 대응하는 블록의 선택을 차단하도록 블록 선택 신호(Pi, Qi, Ri)를 생성한다.

메인 행 디코더(240)는 행 어드레스(Row address)에 응답하여 블록 및 행을 선택한다. 구체적으로 메인 행 디코더(240)는 행 어드레스(Row address)에 응답하 여 블록 및 행들을 선택하는 복수의 블록 디코더(BDx)들을 포함한다. 블록 선택 신호(Pi, Qi, Ri)에 따라 블록 디코더(BDx)는 블록을 선택하고, 페이지 어드레스에 의해 행을 선택한다. 그러나, 본 발명에 따른 메인 행 디코더(240)에 포함되는 각각의 블록 디코더(BDx)에는 배드 블록임을 지시하기 위한 퓨즈 또는 래치가 포함되지 않는다. 배드 블록들에 대한 선택 및 차단은 블록 선택 신호(Pi, Qi, Ri)에 의해서 수행되기 때문이다. 블록 디코더(BDx)의 구조는 상술한 도 5의 회로도와 동일하다.

메인 셀 어레이(250)는 행 방향으로 메인 행 디코더(240)에 대응하는 메모리 셀들을 포함한다. 메인 셀 어레이(250)는 상술한 블록 디코더들(BD<m-1:0>) 각각에 연결되는 복수의 블록 단위의 메모리 셀들을 포함한다. 블록 단위의 메모리 셀들은 다시 복수의 행들로 분할된다.

페이지 버퍼(260)는 선택된 블록에 포함되는 페이지 단위의 행 방향 메모리 셀들로 데이터를 프로그램하거나 저장된 데이터를 감지하고 증폭한다. 즉, 페이지 버퍼(260)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 페이지 버퍼(260)는 읽기 동작 모드시, 선택된 메모리 셀들에 저장된 데이터를 감지하여 저장한다. 그리고 페이지 버퍼(260)는 플래그 신호(/BADk)가 활성화되면, 배드 블록(예를 들면, MCB2)을 전환하기 위한 리던던트 블록(예를 들면, RMCB0)의 행 또는 페이지 단위의 메모리 셀들을 감지 증폭한다.

리던던트 행 디코더(270) 및 리던던트 셀 어레이(280)는 각각 메인 행 디코더(240) 및 메인 셀 어레이(250)와 동일한 구조를 갖는다. 리던던트 행 디코 더(270)에 포함되는 리던던트 블록 디코더(RBDy)는 리페어 신호(REPj)에 응답하여 선택된다.

이상에서는 리던던트 메모리 블록을 포함하는 플래시 메모리 장치의 실시예가 도면에 의거하여 설명되었다. 본 발명에 따른 플래시 메모리 장치(200)는 행 디코더(240)에 배드 블록임을 지시하는 기억 소자를 포함하지 않고서도, 배드 블록으로의 액세스를 차단할 수 있다. 리페어 제어부(210)의 제어 동작에 따라, 배드 블록이 리던던트 블록으로 전환될 수 있다.

도 10은 도 9의 디스에이블 회로(220)의 상세한 구성을 예시적으로 보여주는 회로도이다. 설명을 위하여 16개의 배드 블록 및 2개의 리던던트 블록이 포함되는 것으로 가정한다. 도 10을 참조하면, 플래그 신호(/BADk)가 입력되는 낸드 게이트들(221, 222, 223, 224) 및 리페어 신호(REPj)가 입력되는 낸드 게이트(225)의 출력들은 노어 게이트(226)에 입력된다. 따라서, 노어 게이트(226)의 출력인 디스에이블 신호(/DIS)는 모든 플래그 신호(/BADk)와 리페어 신호(REPj)의 논리곱(AND 연산)에 해당된다. 결국, 플래그 신호(/BADk) 및 리페어 신호(REPj)들 중 어느 하나만이라도 활성화되면 디스에이블 신호(/DIS)는 활성화된다.

도 11은 본 발명의 플래시 메모리 장치를 구비하는 메모리 카드(300)의 일예를 간략히 도시한 블록도이다. 도 11을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(300)는 본 발명에 따른 플래시 메모리 장치(310)를 장착한다. 본 발명에 따른 메모리 카드(300)는 호스트(Host)와 플래시 메모리 장치(310) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함한다. 본 발명의 플래시 메모리 장치(310)는 퓨즈나 래치를 포함하지 않는 블록 디코더를 포함한다. 그리고 메모리 컨트롤러(320)는 입출력 데이터를 통해서 또는 레디/비지 신호(RnB)를 통해서 입력된 어드레스가 배드 블록에 대응함을 감지할 수 있다.

SRAM(321)은 프로세싱 유닛(322)의 동작 메모리로써 사용된다. 호스트 인터페이스(323)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(324)은 멀티 비트 플래시 메모리 장치(310)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(325)는 본 발명의 플래시 메모리 장치(310)와 인터페이싱 한다. 프로세싱 유닛(322)은 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상의 본 발명의 플래시 메모리 장치 및 메모리 시스템은 블록 디코더에 퓨즈나 래치를 포함하지 않고서도 배드 블록이 리페어(Repair) 될 수 있다. 따라서, 행 디코더의 사이즈를 줄일 수 있으며, 메모리 장치의 신뢰성을 높일 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에서 설명된 본 발명에 의하면, 행 디코더에 퓨즈 소자나 래치 회로를 구비할 필요가 없는 고신뢰성을 갖는 플래시 메모리 장치 및 플래시 메모리 시스템을 제공할 수 있다.

Claims

복수의 메모리 블록들;

블록 선택 신호에 응답하여 상기 복수의 메모리 블록들 중 적어도 하나를 선택하는 디코더; 및

블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 제어부를 포함하되,

상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 제어부는 상기 디코더가 상기 메모리 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 디코더는 배드 블록 정보를 구비하기 위한 저장 수단을 포함하지 않는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 제어부는,

상기 블록 어드레스가 상기 배드 블록에 대응하는 경우, 플래그 신호를 생성하는 리페어 제어 회로;

상기 플래그 신호에 응답하여 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 블록 어드레스로부터 상기 블록 선택 신호를 생성하되, 상기 디스에이블 신호가 입력되면 상기 배드 블록을 비활성화하는 블록 선택 신호를 생성하는 프리-디코더를 포함하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 메모리 블록으로부터 출력되는 데이터를 일시 저장하는 출력 버퍼; 및

상기 플래그 신호에 응답하여 상기 블록 어드레스가 배드 블록에 대응함을 레디/비지 신호로 출력하는 레디/비지 발생기를 더 포함하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 플래그 신호에 응답하여 상기 레디/비지 발생기는 상기 레디/비지 신호를 비지 상태로 유지하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 플래그 신호에 응답하여 상기 레디/비지 발생기는 상기 레디/비지 신호를 레디 상태로 유지하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 플래그 신호에 응답하여, 상기 출력 버퍼는 상기 블록이 배드 블록임을 지시하는 고정 데이터를 출력하는 플래시 메모리 장치.
제 7 항에 있어서,

상기 고정 데이터를 저장하는 저장 장치를 더 포함하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 플래그 신호에 응답하여 상기 메모리 블록으로의 프로그램, 소거 및 독출 동작을 차단하기 위한 프로그램/독출/소거 제어부를 더 포함하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 플래그 신호에 응답하여, 페일(Fail)을 지시하도록 설정되는 패스/페일 검출부를 더 포함하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 리페어 제어회로는 배드 블록들의 블록 어드레스들이 저장되는 어드레스 레지스터를 더 포함하는 플래시 메모리 장치.
복수의 메모리 블록들을 갖는 셀 어레이;

상기 복수의 메모리 블록들 각각에 대응하며, 블록 선택 신호에 응답하여 상 기 복수의 메모리 블록들 중 어느 하나를 선택하는 복수의 블록 디코더들;

블록 어드레스에 응답하여 상기 블록 선택 신호를 생성하는 리페어 제어부;

상기 블록 어드레스가 배드 블록에 대응하는 경우, 상기 배드 블록 대신 선택되기 위한 하나 이상의 리던던트 블록을 포함하는 리던던트 셀 어레이; 및

상기 하나 이상의 리던던트 블록을 활성화하는 리던던트 블록 디코더를 포함하되,

상기 복수의 블록 디코더들 각각은 배드 블록 정보를 저장하기 위한 저장 수단을 포함하지 않으며, 상기 리페어 제어부는 상기 복수의 블록 디코더들 중 배드 블록의 선택을 차단하도록 상기 블록 선택 신호를 생성하는 것을 특징으로 하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 리페어 제어부는,

상기 블록 어드레스가 상기 배드 블록에 대응하는 경우, 배드 블록 어드레스의 입력을 알려주는 플래그 신호 및 상기 배드 블록에 대응하는 상기 리던던트 블록을 선택하기 위한 리페어 신호를 생성하는 리페어 제어 회로;

상기 플래그 신호 및 상기 리페어 신호에 응답하여 상기 배드 블록의 선택을 차단하는 상기 블록 선택 신호를 생성하기 위한 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 블록 어드레스로부터 상기 블록 선택 신호를 생성하되, 상기 디스에이 블 신호가 입력되면 상기 블록 어드레스에 대응하는 메모리 블록을 비활성화하는 블록 선택 신호를 생성하는 프리-디코더를 더 포함하는 플래시 메모리 장치.
제 13 항에 있어서,

상기 리페어 제어 회로는 상기 배드 블록 어드레스를 저장하기 위한 기억회로를 더 포함하는 플래시 메모리 장치.
제 13 항에 있어서,

상기 리페어 제어 회로는 상기 리던던트 블록의 어드레스를 저장하기 위한 기억 회로를 더 포함하는 플래시 메모리 장치.
메모리 블록;

블록 선택 신호에 응답하여 상기 메모리 블록을 선택하는 블록 디코더; 및

블록 어드레스에 응답하여 상기 메모리 블록을 선택하기 위한 블록 선택 신호를 생성하는 리페어 제어부를 포함하되,

상기 블록 디코더는 상기 메모리 블록의 결함 여부를 저장하기 위한 저장 수단을 포함하지 않는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 리페어 제어부는 상기 메모리 블록에 결함이 존재하는 경우에 상기 메 모리 블록이 비활성화되도록 상기 블록 선택 신호를 생성하는 플래시 메모리 장치.
제 17 항에 있어서,

상기 리페어 제어부는 상기 블록 어드레스가 상기 메모리 블록에 대응하는 경우에 배드 블록이 선택되었음을 지시하는 플래그 신호를 생성하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 데이터의 출력을 차단하는 데이터 입출력 버퍼를 더 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 블록 어드레스가 배드 블록에 대응함을 지시하는 고정 데이터를 출력하는 입출력 버퍼를 더 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 블록 어드레스가 배드 블록에 대응함을 지시하도록 레디/비지 신호(RnB)를 생성하는 레디/비지 생성기를 더 포함하는 플래시 메모리 장치.
제 21 항에 있어서,

상기 레디/비지 신호(RnB)는 상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작 사이클 동안 레디 상태(READY)를 유지하는 것을 특징으로 하는 플래시 메모리 장치.
제 21 항에 있어서,

상기 레디/비지 신호(RnB)는 상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작 사이클보다 긴 구간 동안 비지 상태(LOW)를 유지하는 것을 특징으로 하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 메모리 블록으로의 프로그램 동작을 차단하는 프로그램 제어부를 더 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 메모리 블록으로부터의 독출 동작을 차단하기 위한 독출 제어부를 더 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 메모리 블록의 소거 동작을 차단하기 위 한 소거 제어부를 더 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 플래그 신호에 응답하여, 상기 메모리 블록의 프로그램 또는 소거 동작의 페일을 지시하는 패스/페일 체크부를 더 포함하는 플래시 메모리 장치.
제 17 항에 있어서,

리던던트 메모리 블록; 및

리페어 신호에 응답하여 상기 리던던트 메모리 블록을 활성화하는 리던던트 블록 디코더를 더 포함하되,

상기 리페어 제어부는 상기 플래그 신호와 동시에 상기 리페어 신호를 생성하는 것을 특징으로 하는 플래시 메모리 장치.
제 28 항에 있어서,

상기 리페어 제어부는,

상기 블록 어드레스가 배드 블록과 일치하는 경우, 상기 플래그 신호와 상기 리페어 신호를 출력하는 리페어 제어 회로;

상기 플래그 신호와 상기 리페어 신호에 응답하여 상기 메모리 블록의 선택을 차단하기 위한 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 블록 어드레스로부터 상기 블록 선택 신호를 생성하되, 상기 디스에이 블 신호가 활성화되면 상기 메모리 블록의 선택이 차단되도록 상기 블록 선택 신호를 생성하는 프리 디코더를 더 포함하는 플래시 메모리 장치.
메모리 블록과; 그리고 블록 선택 신호에 응답하여 상기 메모리 블록을 선택하는 블록 디코더를 갖는 플래시 메모리 장치의 배드 블록 처리 방법에 있어서:

입력되는 블록 어드레스를 배드 블록 어드레스와 비교하여 플래그 신호를 생성하는 단계;

상기 플래그 신호에 응답하여 상기 블록 어드레스가 배드 블록 어드레스와 일치함을 외부로 알려주기 위한 출력 신호를 생성하는 단계를 포함하되,

상기 블록 디코더는 상기 메모리 블록의 결함 여부를 저장하기 위한 저장 수단을 포함하지 않는 것을 특징으로 하는 배드 블록 처리 방법.
제 30 항에 있어서,

상기 출력 신호는 레디/비지 신호(RnB)인 것을 특징으로 하는 배드 블록 처리 방법.
제 30 항에 있어서,

상기 출력 신호는 입출력 핀으로 출력되는 특정 비트 값을 갖는 데이터인 것을 특징으로 하는 배드 블록 처리 방법.
제 30 항에 있어서,

상기 블록 어드레스와 함께 입력되는 명령어에 대응하는 동작을 차단하는 단계를 더 포함하는 배드 블록 처리 방법.
플래시 메모리 장치; 및

상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 1에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
플래시 메모리 장치; 및

상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 12에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
플래시 메모리 장치; 및

상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 16에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.