TWI427635B

TWI427635B - Flash memory control system and flash memory control method

Info

Publication number: TWI427635B
Application number: TW98131367A
Authority: TW
Inventors: Yi Lin Lai; Fu Sheng Huang; Woei Harng Lin
Original assignee: Moai Electronics Corp
Priority date: 2009-09-17
Filing date: 2009-09-17
Publication date: 2014-02-21
Also published as: TW201112248A

Description

快閃記憶體控制系統及快閃記憶體控制方法

本發明係有關一種快閃記憶體控制系統及方法，尤其是不需等待命信號上升而直接讀取狀態暫存器之狀態位元的資料以執行整頁讀取與整頁寫入操作。

快閃記憶體(Flash Memory)由於具有長時間保存資料的特性，且具優良的可靠度，尤其是適合大批資料寫入與讀出的應用領域，因此非常適合儲存大量資料，比如影像資料或音訊資料。目前，快閃記憶體已廣泛應用於隨身碟、數位相機、數位攝影機、手機等消費性電子產品。

為方便說明習用技術，以下將以英代爾的反及閘(NAND)快閃記憶體為例，參考”Intel NAND Flash Memory”的規格書。

參閱第一圖，習用技術之快閃記憶體控制方法的系統示意圖。如第一圖所示，習用技術快閃記憶體控制方法之系統包括快閃記憶體控制器10以及快閃記憶體20，且控制介面包括待命信號(Ready/Busy)RB、晶粒致能信號(Chip Enable)CE、位址栓鎖致能信號(Address Latch Enable)ALE、命令栓鎖致能信號(Command Latch Enable)CLE、讀取致能信號(Read Enable)REN、寫入致能信號(Write Enable)WEN、寫入保護信號(Write Protect)WPN以及輸出輸入匯流排IO。

參閱第二圖，習用技術之整頁讀取操作流程圖。如第二圖所示，快閃記憶體控制器10對快閃記憶體20的整頁讀取操作係由步驟S10開始，在步驟S10中，快閃記憶體控制器10利用控制介面傳送整頁讀取命令，包括輸出輸入匯流排IO上的命令代碼00h與30h，接著進入步驟S20，等候待命信號RB上升，因為待命信號RB被快閃記憶體20拉到低位準時，表示快閃記憶體20還未完成整頁讀取操作，所以輸出輸入匯流排IO並非所需的整頁讀取資料。一旦快閃記憶體20將待命信號RB釋放開時，待命信號RB會被外部的拉升電阻拉到高位準，此時進入步驟S30，進行整頁讀取資料。在步驟S30中，將讀取致能信號REN拉下至低位準，而由輸出輸入匯流排IO上擷取正確的記憶體資料，並可重複拉下與拉升讀取致能信號REN的操作以讀取整頁記憶體資料，如第三圖所示，習用技術之整頁讀取操作波形圖。

然而，待命信號RB的上升時間相當長，一般為快閃記憶體實際拉下至低位準的時間(依快閃記憶體而定，約25μs至50μs)，再加上快閃記憶體釋放後，由外部拉升電阻拉至高位準的時間(依拉升電阻而定，約3μs)。此外，對於包含複數個快閃記憶體的高容量快閃記憶體，便需要複數個待命信號RB，造成接腳數目增加，而影響電路配線的佈局。因此，快閃記憶體的供應商常建議使用者利用內部暫存器的狀態位元以判定快閃記憶體是否可被讀取出整頁記憶體資料，將可取代待命信號RB的判斷機制，但實際上並無法讀取出正確的記憶體資料。

參閱第四圖，習用技術之另一整頁讀取操作波形圖。如第四圖所示，在不參考待命信號RB下，藉讀取狀態暫存器的狀態位元以判定是否可讀取整頁記憶體資料，如果讀取狀態為高位準，則表示可進行整頁資料讀取，如果狀態位元為低位準，則須持續讀取狀態暫存器的狀態位元並判斷。但是，當狀態位元為高位準時，藉拉下讀取致能信號REN至低位準以擷取輸出輸入匯流排IO的記憶體資料時，輸出輸入匯流排IO卻未顯示出正確的記憶體資料，而仍是顯示出先前的狀態暫存器之數值。所以，上述習用技術的整頁讀取操作仍無法捨棄待命信號RB。

因此需要一種完全捨棄待命信號RB而能正確整頁讀取記憶體資料的快閃記憶體控制方法，以解決上述習用技術的缺點。

本發明之主要目的在提供一種快閃記憶體控制系統，係使快閃記憶體控制器可在不使用待命信號下，對已接收資料操作的至少一快閃記憶體，利用控制介面讀取該至少一快閃記憶體的狀態暫存器以偵測該至少一快閃記憶體是否完成資料操作，並在該資料操作為資料讀取操作時，可接著執行狀態資料切換操作使快閃記憶體的輸出輸入匯流排輸出正確的快閃記憶體資料以供讀取，或在該資料操作為資料寫入操作時，可接著直接執行另一資料操作以節省時間並加快整體快閃記憶體的資料操作速度。

本發明之另一目的在提供一種快閃記憶體控制方法，可在不使用快閃記憶體的待命信號下，直接利用讀取快閃記憶體的狀態暫存器以及隨後執行狀態資料切換操作，使快閃記憶體的輸出輸入匯流排輸出準備輸出正確的快閃記憶體的資料，接著重複將快閃記憶體的讀取致能信號拉下至低位準以及拉升至高位準，以便在快閃記憶體的輸出輸入匯流排上依序擷取記憶體資料，其中狀態資料切換操作係在狀態暫存器的狀態位元為高位準時執行。

本發明之另一目的在提供一種快閃記憶體控制方法，可在不使用快閃記憶體的待命信號下，輸入寫入命令以讀取快閃記憶體的狀態暫存器，藉以判斷快閃記憶體是否完成該寫入命令，並可立即輸入其他寫入或讀取命令，因而能提高快閃記憶體的寫入或讀取操作速率與整體效率。

以下配合圖式及元件符號對本發明之實施方式做更詳細的說明，俾使熟習該項技藝者在研讀本說明書後能據以實施。

本發明的快閃記憶體控制系統包括快閃記憶體控制器以及至少一快閃記憶體，且快閃記憶體控制器與快閃記憶體之間具有控制介面，該控制介面包括至少一晶粒致能信號、至少一位址栓鎖致能信號、至少一命令栓鎖致能信號、至少一讀取致能信號、至少一寫入致能信號、至少一寫入保護信號以及至少一輸出輸入匯流排，其中快閃記憶體控制器對已接收資料操作的快閃記憶體，利用控制介面讀取快閃記憶體的狀態暫存器以偵測快閃記憶體是否完成該資料操作，而該資料操作可為資料讀取操作或資料寫入操作。

本發明快閃記憶體控制系統的特點在於快閃記憶體控制器係在不使用習用技術的待命信號(Ready/Busy)下，偵測出快閃記憶體是否完成該資料操作，並在該資料操作為資料讀取操作時，可接著執行狀態資料切換操作使快閃記憶體的輸出輸入匯流排輸出正確的快閃記憶體資料以供讀取，或在該資料操作為資料寫入操作時，可接著直接執行另一資料操作以節省時間並加快整體快閃記憶體的資料操作速度。

參閱第五圖，本發明快閃記憶體控制方法的系統示意圖。如第五圖所示，本發明快閃記憶體控制方法係使用包括快閃記憶體控制器100以及至少一快閃記憶體200，其中快閃記憶體控制器100與快閃記憶體200之間具有控制介面，而該控制介面係包括至少一晶粒致能信號CE、至少一位址栓鎖致能信號ALE、至少一命令栓鎖致能信號CLE、至少一讀取致能信號REN、至少一寫入致能信號WEN、至少一寫入保護信號WPN以及輸出輸入匯流排IO，用以在不使用習用技術的待命信號RB下，實現對快閃記憶體200的資料讀取操作或資料寫入操作，其中該資料讀取操作包括整頁讀取(Page Read)操作、整頁快取讀取模式(Page Read Cache Mode)操作、隨機讀取(Random Data Out)操作以及雙平面整頁讀取(Two-Plane Page Read)操作的其中之一，而該資料寫入操作包括整頁寫入(Page Write)操作、整頁快取寫入模式(Page Write Cache Mode)操作、隨機寫入(Random Data In)操作以及雙平面整頁寫入(Two-Plane Page Write)操作的其中之一。

要注意的是，上述的控制信號只是以英代爾的反及閘快閃記憶體(Intel NAND Flash Memory)為示範性實例藉以說明本發明的特點，因此其他廠家的快閃記憶控制介面都在本發明的範圍之內，而本發明的主要特點係完全不使用快閃記憶體200的待命信號RB，可節省接腳數目，簡化電路佈局，同時以讀取快閃記憶體200之內部暫存器的操作以及配合後續的狀態資料切換操作，可加速整頁資料讀取與整頁資料寫入，提升整體的操作效率。

此外，為清楚說明本發明快閃記憶體控制方法的特點，第五圖只顯示出單一快閃記憶體200，以及控制介面中相對的一組控制信號，比如晶粒致能信號CE、位址栓鎖致能信號ALE、命令栓鎖致能信號CLE、讀取致能信號REN、寫入致能信號WEN、寫入保護信號WPN以及輸出輸入匯流排IO，係示範性實例而已，並非用以限定本發明的內容。

以下將利用整頁讀取操作詳細說明本發明方法對上述資料讀取操作的特點。

參閱第六圖，本發明快閃記憶體控制方法的整頁讀取操作流程圖。如第六圖所示，本發明快閃記憶體控制方法的整頁讀取操作流程係由步驟S100開始，在步驟S100中，快閃記憶體控制器100利用控制介面傳送整頁讀取命令，包括輸出輸入匯流排IO上的命令代碼00h與30h，如第七圖所示，本發明快閃記憶體控制方法的整頁讀取操作波形圖。

接著進入步驟S110，讀取快閃記憶體200的狀態暫存器，包括輸出輸入匯流排IO上的命令代碼70h，接著將整頁讀取致能信號REN拉下至低位準以擷取輸出輸入匯流排IO上的狀態暫存器之數值，如第七圖中輸出輸入匯流排IO上的80h。

接著進入步驟S120，判斷狀態暫存器的狀態位元的位準，在本實例中，狀態位元為第6位元(bit 6)，當然狀態位元的位置係視快閃記憶體200的設計而定。如果狀態位元為第一位準，則表示快閃記憶體200的整頁讀取操作還未準備好，因此回到步驟S110，如果狀態位元為二位準，則表示快閃記憶體200的整頁讀取操作已準備好，進入步驟S130，其中第一位準為低位準而第二位準為高位準，也可將第一位準設定為高位準而第二位準為設定為低位準，視快閃記憶體200的設計而定。

在步驟S130中，執行狀態資料切換操作，包括依序輸入複數個指令，該等指令包括隨機資料讀取命令，且隨機資料讀取命令包含輸入第一命令代碼(比如05h)、記憶體位址(比如本實例中的00h)以及第二命令代碼(比如E0h)至該輸出輸入匯流排IO，同時設定正確的控制信號，比如第七圖的晶粒致能信號CE、位址栓鎖致能信號ALE、命令栓鎖致能信號CLE以及寫入致能信號WEN。該狀態資料切換操作進一步在該隨機資料讀取命令之前包括起始命令，該起始命令包含命令代碼00h，且具有至少一系統時間週期的時間長度。

要注意的是，上述起始命令以及隨機資料讀取命令的任意組合，或起始命令、隨機資料讀取命令以及其他指令的組合皆應包含在本發明的範圍內。

接著進入步驟S140，整頁讀取資料，亦即重複將讀取致能信號REN拉下至低位準與拉升至高位準，以擷取輸出輸入匯流排IO上的正確記憶體資料，完成整頁讀取操作流程。

以下將利用整頁寫入操作詳細說明本發明方法對上述資料寫入操作的特點。

參閱第八圖，本發明快閃記憶體控制方法的整頁寫入操作流程圖。如第八圖所示，整頁寫入操作係由步驟S200開始，輸入整頁寫入命令，接著進入步驟S210，輸入整頁寫入資料。接著進入步驟S220，讀取狀態暫存器，並進入步驟S230，判斷整頁寫入命令是否完成，如果狀態位元為低位準，則回到步驟S220，如果狀態位元為高位準，則進入步驟S240，完成整頁寫入操作。因此，本發明的寫入操作流程不需等待快閃記憶體200的待命信號RB上升至高位準，所以能快速判斷整頁寫入操作是否完成，進而進行下一整頁讀取操作或整頁寫入操作，藉以提高快閃記憶體200的操作速率與整體效率。

以上所述者僅為用以解釋本發明之較佳實施例，並非企圖據以對本發明做任何形式上之限制，是以，凡有在相同之發明精神下所作有關本發明之任何修飾或變更，皆仍應包括在本發明意圖保護之範疇。

10．．．快閃記憶體控制器

20．．．快閃記憶體

100．．．快閃記憶體控制器

200．．．快閃記憶體

ALE．．．位址栓鎖致能信號

CE．．．晶粒致能信號

CLE．．．命令栓鎖致能信號

IO．．．輸出輸入匯流排

RB．．．待命信號

REN．．．讀取致能信號

WPN．．．寫入保護信號

WEN．．．寫入致能信號

S10．．．整頁讀取命令

S20．．．等候待命信號RB上升

S30．．．整頁讀取資料

S100．．．整頁讀取命令

S110．．．讀取狀態暫存器

S120．．．判斷狀態位元是否被設定

S130．．．狀態資料切換操作

S140．．．整頁讀取資料

S200．．．輸入整頁寫入命令

S210．．．輸入整頁寫入資料

S220．．．讀取狀態暫存器

S230．．．判斷狀態位元是否被設定

S240．．．完成整頁寫入操作

第一圖為習用技術之快閃記憶體控制方法的系統示意圖。

第二圖為習用技術之整頁讀取操作流程圖。

第三圖為習用技術之整頁讀取操作波形圖。

第四圖為習用技術之另一整頁讀取操作波形圖。

第五圖為本發明快閃記憶體控制方法的系統示意圖。

第六圖為本發明快閃記憶體控制方法的整頁讀取操作流程圖。

第七圖為本發明快閃記憶體控制方法的整頁讀取操作波形圖。

第八圖為本發明快閃記憶體控制方法的整頁寫入操作流程圖。

S100．．．整頁讀取命令

S110．．．讀取狀態暫存器

S120．．．判斷狀態位元是否被設定

S130．．．狀態資料切換操作

S140．．．整頁讀取資料

Claims

一種快閃記憶體控制方法，利用一快閃記憶體控制器對一快閃記憶體進行一資料讀取操作以讀取所需資料，且該快閃記憶體控制器與該快閃記憶體之間具有一控制介面，該控制介面包括一待命信號(Ready/Busy)、一晶粒致能信號、一位址栓鎖致能信號、一命令栓鎖致能信號、一讀取致能信號、一寫入致能信號、一寫入保護信號以及一輸出輸入匯流排，其特徵在於，該快閃記憶體控制方法係在不使用待命信號下實現該資料讀取操作，該快閃記憶體控制方法包括以下步驟：藉該控制介面傳送一讀取命令至該快閃記憶體；讀取該快閃記憶體的一狀態暫存器，該狀態暫存器包含一狀態位元，該狀態位元表示該快閃記憶體是否完成該讀取命令；判斷該狀態位元的位準，如果該狀態位元為第一位準，則回到上一步驟，如果該狀態位元為第二位準，則進入下一步驟；對該快閃記憶體進行一狀態資料切換操作；重複將該讀取致能信號拉下至低位準與拉升至高位準，以擷取該輸出輸入匯流排上的記憶體資料；以及完成該資料讀取操作；其中該狀態資料切換操作包括依序輸入複數個指令，該等指令包括一隨機資料讀取命令。
依據申請專利範圍第1項所述之快閃記憶體控制方法，其中該資料讀取操作包括整頁讀取操作、整頁快取讀取模式操作、隨機讀取操作以及雙平面整頁讀取操作的其中之一。
依據申請專利範圍第1項所述之快閃記憶體控制方法，其中該第一位準為高位準，且該第二位準為低位準。
依據申請專利範圍第1項所述之快閃記憶體控制方法，其中該第一位準為低位準，且該第二位準為高位準。
依據申請專利範圍第1項所述之快閃記憶體控制方法，其中該隨機資料讀取命令包含輸入一第一命令代碼、一記憶體位址以及一第二命令代碼至該輸出輸入匯流排。
依據申請專利範圍第1項所述之快閃記憶體控制方法，其中該狀態資料切換操作進一步在該隨機資料讀取命令之前包括一起始命令，該起始命令包含命令代碼00h，且具有至少一系統時間週期的時間長度。
一種快閃記憶體控制方法，利用一快閃記憶體控制器對一快閃記憶體進行一資料寫入操作以寫入資料至該快閃記憶體，且該快閃記憶體控制器與該快閃記憶體之間具有一控制介面，該控制介面包括一待命信號、一晶粒致能信號、一位址栓鎖致能信號、一命令栓鎖致能信號、一讀取致能信號、一寫入致能信號、一寫入保護信號以及一輸出輸入匯流排，其特徵在於，該快閃記憶體控制方法係在不使用待命信號下實現該資料寫入操作，該快閃記憶體控制方法包括以下步驟：藉該控制介面傳送一寫入命令至該快閃記憶體；讀取該快閃記憶體的一狀態暫存器，該狀態暫存器包含一狀態位元，該狀態位元表示該快閃記憶體是否完成該寫入命令；判斷該狀態位元的位準，如果該狀態位元為第一位準，則回到上一步驟，如果該狀態位元為第二位準，則進入下一步驟；以及完成該資料寫入操作。
依據申請專利範圍第7項所述之快閃記憶體控制方法，其中該資料寫入操作包括整頁寫入操作、整頁快取寫入模式操作、隨機寫入操作以及雙平面整頁寫入操作的其中之一。
依據申請專利範圍第7項所述之快閃記憶體控制方法，其中該第一位準為高位準，且該第二位準為低位準。
依據申請專利範圍第7項所述之快閃記憶體控制方法，其中該第一位準為低位準，且該第二位準為高位準。