KR20000061317A - 지연부가 최소화된 리던던시 제어회로 - Google Patents

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Abstract

리던던시 제어에 소요되는 지연 시간이 단축되고, 차지하는 레이아웃 면적이 감소된 리던던시 제어 회로에 관해 기재하고 있다. 본 발명에 따른 리던던시 제어 회로는, 로우 디코더에서 발생된 어드레스를 수신하여 상기 어드레스가 리던던시 어드레스인지 아닌지의 여부를 판단하고, 리던던시 어드레스일 경우 노말 셀 어레이의 활성화를 차단하고 리던던시 셀을 활성화시키는 블록 선택 신호를 발생하는 복수개의 리던던시 제어 블록들과, 상기 로우 디코더에서 발생된 어드레스를 일정시간 지연시켜 상기 리던던시 제어 블록들 각각에 입력으로 제공되는 지연 어드레스를 발생하는 지연 블록을 구비한다.

Description

지연부가 최소화된 리던던시 제어 회로{Redudancy control scheme having minimized delay elements}
본 발명은 반도체 장치에 관한 것으로, 특히 리던던시(Redundancy) 제어 회로에 관한 것이다.
반도체 메모리 장치는 많은 수의 노말 메모리 셀들로 구성되는 노말 메모리 셀 어레이를 가진다. 즉, 반도체 메모리 장치의 노말 메모리 셀들은 데이터 선택 구조와 동작 속도 및 레이아웃 면적을 고려하여 다수개의 노말 메모리 어레이로 나뉘어 구성된다. 그런데 노말 메모리 셀들 중에서 한 개의 불량 셀이라도 존재하면, 반도체 메모리 장치는 제구실을 수행하지 못하므로 불량품으로 처리된다. 따라서, 반도체 메모리 장치는 테스트를 통하여 발견되는 노말 메모리 셀 어레이의 불량 셀을 리페어하기 위하여, 리던던시 메모리 셀들로 구성되는 다수개의 리던던시 메모리 셀 어레이와 이를 제어하기 위한 리던던시 제어 회로를 내장한다.
도 1은 종래의 리던던시 제어 회로(100)를 구비한 반도체 메모리 장치의 블록도로서, 16개의 셀 어레이 블록들(CAB0,‥,CAB14,CAB15)을 구비한 경우를 예로 들었다.
도 1을 참조하면, 상기 종래의 리던던시 제어 회로(100)는 복수개의 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)을 구비한다. 그리고, 상기 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각은, 리던던시 인에이블 신호 발생부(120)와, 비교부(130), 및 지연부(140)를 구비한다.
상기 리던던시 인에이블 신호 발생부(120)는, 로우 디코더(110)를 통해 디코딩된 어드레스(DRAij)가 입력될 때, 입력된 어드레스가 리던던시 어드레스인지 아닌지의 여부를 판단하고 상기 리던던시 메모리 셀들을 구동하기 위한 리던던시 인에이블 신호(prreb)를 발생한다. 상기 리던던시 인에이블 신호 발생부(120)는 리페어(Repair) 어드레스(또는 디펙티브(Defective) 어드레스라고도 함)를 미리 저장하고, 입력되는 어드레스와 이를 비교한다. 그리고, 두 어드레스가 동일할 경우 리던던시 정보가 포함된 리던던시 인에이블 신호(prreb)를 발생한다.
상기 지연부(130)는 상기 리던던시 제어 블록들(RCB0,‥, RCB14, RCB15) 각각으로 입력되는 상기 디코딩된 어드레스(DRAij)를 일정시간 지연시킨 후 출력한다.
그리고, 상기 비교부(140)는 상기 리던던시 인에이블 신호(prreb)와 일정시간 지연된 상기 디코딩된 어드레스(DRAij)를 조합하여, 해당 셀 어레이 블록들(CAB0,‥,CAB14,CAB15)을 구동하는 블록 선택 신호들(BLS0,‥,BLS14,BLS15)을 발생한다.
일반적으로, 상기 디코딩된 어드레스(DRAij) 자체에는 리던던시 블록과 노말 블록에 대한 정보가 들어있지 않다. 따라서, 특정 노말 셀 어레이 블록에 결함이 발생된 경우에는 리던던시 정보가 들어있는 리던던시 인에이블 신호(prreb)와 디코딩된 어드레스(DRAij)와의 조합을 통해 해당 노말 메모리 셀 어레이 블록이 활성화되는 것을 차단하고 리던던시 메모리 셀 어레이 블록을 활성화시킨다.
이를 위해서는 리던던시 인에이블 신호 발생부(120)를 통해 발생된 상기 리던던시 인에이블 신호(prreb)를 모든 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)에서 체크한 후에 노말 워드라인을 활성화시켜야 한다.
즉, 디코딩된 어드레스(DRAij)를 이용하여 워드라인을 활성화시키는 동작에 있어서, 리던던시 인에이블 신호(prreb)를 받아서 노말 메모리 셀 어레이 블록을 활성화시킬 것인지 리던던시 셀 어레이 블록을 활성화시킬 것인지가 결정된 후, 블록 선택 신호(BLS0,‥,BLS14,BLS15)가 활성화된다. 따라서, 리던던시 인에이블 신호(prreb)가 입력된 후 비로소 디코딩된 어드레스(DRAij)가 상기 비교부(140)로 입력될 수 있도록, 각 리던던시 제어 블록(RCB0,‥,RCB14,RCB15)에는 별도의 지연부(130)가 구비된다.
만약, 디코딩된 어드레스(DRAij)가 리던던시 인에이블 신호(prreb)보다 먼저 입력되는 경우에는 결함이 발생된 노말 셀 어레이 블록이 구동되고 결함 셀이 활성화되어 소자의 오동작이 발생될 수 있다.
그런데, 예를 들어 최하단의 셀 어레이 블록(CAB0)에 발생된 결함 셀을 최상단의 셀 어레이 블록(CAB15)에 위치한 리던던시 셀로 교체하고자 하는 경우, 최상단 셀 어레이 블록(CAB15)에 대응하는 리던던시 제어 블록(RCB15)에서 발생된 리던던시 인에이블 신호(prreb)가 최하단 셀 어레이 블록(CAB0)에 대응하는 리던던시 제어 블록(RCB0)으로 입력되어야 한다. 그리고, 상기 리던던시 인에이블 신호(prreb)와 디코딩된 어드레스(DRAij)의 조합에 의해 상기 최하단 셀 어레이 블록(CAB0)을 구동하는 블록 선택 신호(BLS0)는 비활성화된다.
여기서, 상기 리던던시 인에이블 신호(prreb)가 상기 최하단 리던던시 제어 블록(RCB0)으로 입력되기 위해서는, 도시된 바와 같이, 디코딩된 어드레스(DRAij) 발생 시점으로부터 약 2τ의 시간이 소요된다. 리던던시 인에이블 신호(prreb) 입력 후 디코딩된 어드레스(DRAij)가 입력되기 위해서는, 상기 디코딩된 어드레스(DRAij)가 약 2τ의 시간 지연 후 상기 비교부(140)로 입력되어야 한다. 따라서, 상기 지연부들(130) 각각은, 약 2τ의 지연 시간을 가지도록 구성된다.
이처럼 종래의 리던던시 제어 회로(100)에 의하면, 약 2τ의 시간 지연을 가지는 지연부(130)를 모든 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)이 구비하고, 이를 이용하여 리던던시 인에이블 신호(prreb)와 디코딩된 어드레스(DRAij) 간의 스큐(skew)를 조정한다.
따라서, 종래 기술에 의하면, 로우 디코더(110)로부터 가장 멀리 위치한 리던던시 제어 블록(RCB15)을 억세스하는 경우에는 약 3τ 정도의 시간이 소요되는 문제점이 있다. 그리고, 각 리던던시 제어 블록(RCB0,‥,RCB14,RCB15)이 차지하는 면적 또한 큰 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 리던던시 제어에 소요되는 지연 시간이 단축된 리던던시 제어 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 차지하는 레이아웃 면적이 감소된 리던던시 제어 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 리던던시 제어 회로를 구비한 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 리던던시 제어 회로를 구비한 반도체 장치의 블록도이다.
상기 과제 및 다른 과제를 달성하기 위한 본 발명에 따른 리던던시 제어 회로는, 노말 셀 어레이와 리던던시 셀 어레이를 구비한 메모리 장치의 리던던시 제어 회로이다.
상기 리던던시 제어 회로는, 로우 디코더에서 발생된 어드레스를 수신하여 상기 어드레스가 리던던시 어드레스인지 아닌지의 여부를 판단하고, 리던던시 어드레스일 경우 노말 셀 어레이의 활성화를 차단하고 리던던시 셀을 활성화시키는 블록 선택 신호를 발생하는 복수개의 리던던시 제어 블록들과, 상기 로우 디코더에서 발생된 어드레스를 일정시간 지연시켜 상기 리던던시 제어 블록들 각각에 입력으로 제공되는 지연 어드레스를 발생하는 지연 블록을 구비한다.
상기 지연 블록은, 금속 라인으로 구현된 것이 바람직하다. 그리고, 리던던시 제어 블록들은 각각, 상기 어드레스를 수신하여 입력된 상기 어드레스가 리던던시 셀에 해당되는 어드레스일 경우, 리던던시 메모리 블록을 구동하기 위한 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부와, 상기 리던던시 인에이블 신호와 상기 지연 블록으로부터 발생된 어드레스를 조합하여, 상기 블록 선택 신호를 발생하는 비교부를 구비한다.
본 발명의 리던던시 제어 회로에 의하면, 금속 라인으로 구성된 지연 블록을 설치한다. 따라서, 입력되는 신호들 간의 스큐를 조정하기 위해, 각 리던던시 제어 블록 마다 별도의 지연부를 추가할 필요가 없다. 그 결과, 리던던시 제어 회로가 차지하는 레이아웃 면적이 감소된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체장치의 리던던시 제어 회로를 보여주는 블록도로서, 16개의 셀 어레이 블록들(CAB0,‥,CAB14,CAB15)을 구비한 경우가 예로써 기술된다.
도 2를 참조하면, 본 발명의 실시예에 따른 리던던시 제어 회로(200)는, 복수개 예컨대 16개의 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)과 하나의 지연 블록(250)을 구비한다.
그리고, 상기 셀 어레이 블록들(CAB0,‥,CAB14,CAB15) 각각은 도시되지는 않았지만, 노말 메모리 셀 블록과 리던던시 메모리 셀 블록을 구비한다. 상기 리던던시 메모리 셀 블록은 그것을 포함하는 셀 어레이 블록 뿐만 아니라, 임의의 셀 어레이 블록을 대치할 수 있다.
상기 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각은 로우 디코더(210)에서 발생된 어드레스(DRAij)를 수신하여 상기 어드레스가 리던던시 어드레스인지 아닌지의 여부를 판단하고, 리던던시 어드레스일 경우 노말 셀 어레이의 활성화를 차단하고 리던던시 셀을 활성화시키는 블록 선택 신호(BLS0,‥,BLS14,BLS15)를 발생한다.
그리고, 각각의 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)은 상기 셀 어레이 블록들(CAB0,‥,CAB14,CAB15) 각각에 대응된다.
바람직하기로는, 상기 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)은 각각, 리던던시 인에이블 신호 발생부(220)와, 비교부(240)를 구비한다.
상기 리던던시 인에이블 신호 발생부(220)는, 로우 디코더(210)를 통해 디코딩된 어드레스(DRAij)가 입력될 때, 입력된 디코딩 어드레스(DRAij)가 리던던시 어드레스인지 아닌지의 여부를 판단한다. 그리고, 입력된 어드레스(DRAij)가 리던던시 셀에 해당되는 어드레스일 경우, 리던던시 메모리 셀 어레이 블록을 구동하기 위한 리던던시 인에이블 신호(prreb)를 발생한다.
즉, 상기 리던던시 인에이블 신호 발생부(220)는 결함이 발생된 어드레스를 미리 저장하고, 입력되는 어드레스(DRAij)와 이를 비교하여 두 어드레스가 동일할 경우 리던던시 정보를 가지는 리던던시 인에이블 신호(prreb)를 발생한다.
그리고, 발생된 상기 리던던시 인에이블 신호(prreb)는 모든 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15)로 입력된다.
상기 비교부(240)는 상기 리던던시 인에이블 신호(prreb)와 상기 디코딩된 어드레스(DRAij)를 조합하여, 해당 셀 어레이 블록들(CAB0,‥,CAB14,CAB15)을 구동하는 블록 선택 신호(BLS0,‥,BLS14,BLS15)를 발생한다.
상기 지연 블록(250)은 로우 디코더(210)를 통해 출력되는 디코딩된 어드레스(DRAij)를 수신하고 이를 일정시간 지연시켜 상기 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각에 입력으로 제공되는 지연 어드레스를 발생한다. 상기 지연 블록(250)을 통해 발생되는 상기 지연 어드레스(DRAij)는 특히 상기 비교부(240)의 입력 신호로 제공된다.
바람직하기로는 상기 지연 블록(250)은 금속 라인으로 구현되며, 상기 금속 라인에 의한 시간 지연은 약 τ로 설정될 수 있다. 이와 같이, 시간 지연을 발생하는 지연 블록(250)이 금속 라인으로 구현되기 때문에, 공정 산포(process variation)가 발생되더라도 각각의 지연 시간은 동일한 경향으로 발생된다. 따라서, MOS 커패시터나 저항에 의한 지연 수단을 사용하는 경우와는 달리, 입력 신호들간의 스큐는 결정된 바 대로 유지될 수 있다.
그리고, 상기 지연 블록(250)은 도시된 바와 같이, 상기 로우 디코더(210)의 반대측, 즉 상기 로우 디코더(210)로부터 가장 멀리 위치한 최상단의 리던던시 제어 블록(RCB15) 상부에 위치한다.
따라서, 상기 로우 디코더(210)로부터 가장 가까이 위치한 리던던시 제어 블록 즉, 최하단의 리던던시 제어 블록(RCB0)에 구비된 상기 비교부(240)로 입력되는 상기 디코딩된 어드레스(DRAij)는 로우 디코더(210)에서 출력되는 어드레스(DRAij)에 대해 약 2τ 정도의 시간 지연을 가진다.
이와 같이 본 발명의 리던던시 제어 회로(200)에 의하면, 각 리던던시 제어 블록 마다 별도의 지연부를 추가하지 않고, 금속 라인으로 구성된 지연 블록을 이용하여 입력되는 신호들 간의 스큐를 조정한다. 따라서, 리던던시 제어 블록을 억세스하는 데 소요되는 최장 시간은 종래의 3τ에 비해 2τ 정도로 감소된다. 그리고, 각 리던던시 제어 블록(RCB0,‥,RCB14,RCB15)이 차지하는 면적 또한 종래에 비해 감소된다.
계속해서 도 2를 참조하여 본 발명의 리던던시 제어 회로(200)의 동작을 설명한다. 여기서, 최하단 셀 어레이 블록(CAB0)에서 발생된 결함 셀을 최상단 셀 어레이 블록(CAB15)으로 대체하고자 하는 경우와 같이 최대의 시간지연이 발생되는 경우를 예로 들어 기술한다.
먼저, 로우 디코더(210)를 통해 발생된 디코딩된 어드레스(DRAij)는 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각에 구비된 리던던시 인에이블 신호 발생부(220)로 입력된다.
그리고, 입력된 디코딩 어드레스(DRAij)가 리던던시 셀에 해당되는 어드레스인 경우, 상기 리던던시 인에이블 신호 발생부(220)에 의해 리던던시 인에이블 신호(prreb)가 발생된다. 발생된 상기 리던던시 인에이블 신호(prreb)는 상기 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각에 구비된 상기 비교부들(240)로 입력된다.
상기 리던던시 인에이블 신호(prreb)가 상기 비교부(240)에 도달하는데 소요되는 최대 지연 시간은 약 τ 이다. 즉, 최상단의 리던던시 제어 블록(RCB15)에서 발생된 리던던시 인에이블 신호(prreb)가 최하단의 리던던시 제어 블록(RCB0)에 도달하는 데에는 τ 정도의 시간이 소요된다.
그리고, 로우 디코더(210)로부터 디코딩 어드레스(DRAij)가 발생되어 최상단의 상기 리던던시 제어 블록(RCB15)으로 입력되고 리던던시 인에이블 신호 발생부(220)에 의해 리던던시 인에이블 신호(prreb)가 발생되는 시간(τ)을 감안하면, 상기 리던던시 인에이블 신호(prreb)가 최하단의 리던던시 제어 블록(RCB0)에 입력되는 시점은 디코딩 어드레스(DRAij) 발생 시점으로부터 약 2τ 정도의 시간이 경과된 후이다.
한편, 상기 로우 디코더(210)를 통해 발생된 상기 디코딩된 어드레스(DRAij)는 상기 지연 블록(250)을 통과하여 리던던시 제어 블록들(RCB0,‥,RCB14,RCB15) 각각에 구비된 비교부(240)로 입력된다. 여기서, 최하단의 리던던시 제어 블록(RCB0)에 구비된 상기 비교부(240)로 입력되는 상기 디코딩 어드레스(DRAij)는 상기 로우 디코더(210)에서 디코딩 어드레스가 발생된 시점으로부터 약 2τ 정도의 시간이 지연된 신호이다.
따라서, 디코딩된 어드레스(DRAij) 발생 시점으로부터 약 2τ 후 상기 리던던시 인에이블 신호(prreb)와 상기 지연 블록(250)을 통과한 디코딩된 어드레스(DRAij)는, 상기 비교부(240)로 입력되고 조합되어 블록 선택 신호(BLS0,‥,BLS14,BLS15)로 발생된다. 상기 블록 선택 신호(BLS0,‥,BLS14, BLS15)에 의해 결함이 발생된 셀 어레이 블록(CAB0)은 선택되지 않고 이를 대체하는 셀 어레이 블록(CAB15)가 선택되어 셀 어레이 블록(CAB15) 내의 리던던시 메모리 셀이 활성화된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어 본 발명의 실시예에서는 16개의 셀 어레이 구비된 경우가 예로써 기술되었으나 16개 이상 또는 이하의 셀 어레이가 구비된 경우에도 본 발명은 적용될수 있다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 리던던시 제어 회로에 의하면, 금속 라인으로 구성된 지연 블록을 설치한다. 따라서, 입력되는 신호들 간의 스큐를 조정하기 위해, 각 리던던시 제어 블록 마다 별도의 지연부를 추가할 필요가 없다. 그 결과, 리던던시 제어 블록을 억세스하는 데 소요되는 시간이 감소되며, 리던던시 제어 회로가 차지하는 레이아웃 면적이 감소된다. 그리고, 시간 지연을 발생하는 요인들이 모두 금속 라인에 의한 것이기 때문에 공정 산포(process variation)가 발생되더라도 각각의 지연 시간은 동일한 경향으로 발생된다. 따라서, MOS 커패시터나 저항에 의한 지연 수단을 사용하는 경우와는 달리, 입력 신호들간의 스큐는 결정된 바 대로 유지되는 잇점이 있다.

Claims (3)

  1. 노말 셀 어레이와 리던던시 셀 어레이를 구비한 메모리 장치의 리던던시 제어 회로에 있어서,
    로우 디코더에서 발생된 어드레스를 수신하여 상기 어드레스가 리던던시 어드레스인지 아닌지의 여부를 판단하고, 리던던시 어드레스일 경우 노말 셀 어레이의 활성화를 차단하고 리던던시 셀을 활성화시키는 블록 선택 신호를 발생하는 복수개의 리던던시 제어 블록들; 및
    상기 로우 디코더에서 발생된 어드레스를 일정시간 지연시켜 상기 리던던시 제어 블록들 각각에 입력으로 제공되는 지연 어드레스를 발생하는 지연 블록을 구비하는 것을 특징으로 하는 리던던시 제어 회로.
  2. 제1항에 있어서, 지연 블록은,
    금속 라인으로 구현된 것을 특징으로 하는 리던던시 제어 회로.
  3. 제1항에 있어서, 리던던시 제어 블록들은 각각,
    상기 어드레스를 수신하여 입력된 상기 어드레스가 리던던시 셀에 해당되는 어드레스일 경우, 리던던시 메모리 블록을 구동하기 위한 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부; 및
    상기 리던던시 인에이블 신호와 상기 지연 블록으로부터 발생된 어드레스를 조합하여, 상기 블록 선택 신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 리던던시 제어 회로.
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