KR100593731B1 - 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법 - Google Patents

테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법 Download PDF

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본 발명은 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 복수개의 메모리 셀로 구성된 메인 메모리 셀 어레이, 메인 메모리 셀 어레이의 불량 셀을 대체하기 위한 리던던트 셀 어레이, 메인 메모리 셀 어레이와 리던던트 셀 어레이의 행을 지정하는 로우 디코더, 정상 모드 또는 테스트 모드에 따라서 테스트 신호를 출력하는 테스트 명령 래치, 메인 메모리 셀 어레이의 열을 지정하기 위한 메인 컬럼 어드레스와 리던던트 셀 어레이의 열을 지정하기 위한 리던던트 컬럼 어드레스를 생성하는 컬럼 어드레스 카운터, 메인 컬럼 어드레스를 인가받아 메인 메모리 셀 어레이의 열을 지정하는 컬럼 디코더, 테스트 모드에서 리던던트 컬럼 어드레스와 테스트 신호에 응답하여 리던던트 셀 어레이의 열을 지정하는 테스트 리던던트 컬럼 디코더, 및 정상 모드에서 컬럼 어드레스 카운터로부터 출력되는 메인 메모리 셀 어레이의 불량 셀에 대한 컬럼 어드레스를 인가받아 리던던트 셀 어레이의 열을 지정하는 리페어 리던던트 컬럼 디코더를 구비한 것을 특징으로 한다. 따라서, 본 발명에서는 메인 메모리 셀 어레이와 리던던시 셀 어레이를 동시에 테스트할 수 있으므로 불휘발성 메모리 장치의 테스트 시간을 단축시킬 수 있다.

Description

테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법{NON-VOLATILE SEMICONDUCTOR MEMORY APPARATUS AND METHOD FOR TESTING THEREOF}
도 1은 종래의 불휘발성 반도체 메모리 장치의 구성을 나타낸 도면.
도 2는 본 발명에 의한 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치의 구성을 나타낸 도면.
도 3은 본 발명에 의한 테스트 리던던트 컬럼 디코더의 일 예를 나타낸 회로도.
도 4는 본 발명에 의한 최종 어드레스 검출회로의 구성을 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 메인 메모리 셀 어레이 12 : 리던던트 셀 어레이
14 : 로우 디코더 18 : 리페어 리던던트 컬럼 디코더
20 : 컬럼 어드레스 카운터 22 : 컬럼 디코더
24 : 테스트 리던던트 컬럼 디코더 26 : 테스트명령 래치
본 발명은 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법에 관한 것으로서, 특히 테스트 리던던트 컬럼 디코더를 구비하여 셀 어레이 테스트시에 리던던트 셀 어레이도 함께 테스트함으로써 테스트 시간을 단축할 수 있는 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법에 관한 것이다.
반도체 기술의 빠른 발전은 반도체 집적회로의 초고집적화를 가져 왔으며 특히, EEPROM 셀 어레이를 구비한 메모리장치 분야의 고집적화도 괄목한 성장을 이루 었다. 메모리장치의 초고집적화가 이루어지면서 메모리 셀 어레이의 불량율도 높아졌으며 이 불량 셀을 대체하는 리던던시 리페어 기술도 다양하게 발전되어 왔다.
일반적으로 메모리 EEPROM 셀의 테스트는 주로 셀에 직접 실질적인 데이터를 라이트하고 리드하여 불량여부를 판단한다. 이 때 EEPROM 셀의 불량은 메모리를 만드는 공정에 따라서 여러 유형으로 발생하게 된다. 이러한 메모리의 불량은 메모리의 용량이 확대되면 될수록 많아지게 된다.
이 불량을 규제하기 위하여 여분의 리던던트 셀을 미리 만들어 놓고 불량이 발생한 메인 메모리 셀을 대체하게 된다.
도 1은 종래의 불휘발성 메모리 장치의 구성을 나타낸다. 메인 메모리 셀 어레이(10), 리던던트 셀 어레이(12). 로우 디코더(14), 컬럼 어드레스 카운터(16), 리페어 리던던트 컬럼 디코더(18), 컬럼 디코더(20)를 포함한다.
로우성 불량이나 컬럼성 불량을 리페어하기 위하여 로우 리던던트 셀 어레이와 컬럼 리던던트 셀 어레이를 준비하게된다.
낸드형 플래쉬 메모리에서 로우성 불량이 발생한 경우에는 여러 페이지로 이루어진 블록 단위로 리페어를 하게 되는 데, 이 때에는 리던던트 블록의 EEPROM 셀의 불량 여부는 메인 메모리 셀과 동일한 방법으로 검사가 이루어진다.
그러나, 컬럼 리던던시 셀을 검사하기 위하여 메인 메모리 셀과 같은 페이지 단위의 라이트 및 리드가 이루어져야 하며 이와 같은 검사를 하게 되면 컬럼 리던던트 셀 어레이(12)를 검사하는 시간은 메인 메모리 셀 어레이(10)와 같은 시간이 걸리게 되어 결과적으로 검사 시간을 두배로 늘려야 하는 단점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 리던던트 셀 어레이와 메인 메모리 셀 어레이를 동시에 테스트 함으로써 테스트 시간을 단축할 수 있는 불휘발성 반도체 메모리 장치 및 테스트 방법을 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 복수개의 메모리 셀로 구성된 메인 메모리 셀 어레이, 메인 메모리 셀 어레이의 불량 셀을 대체하기 위한 리던던트 셀 어레이, 메인 메모리 셀 어레이와 리던던트 셀 어레이의 행을 지정하는 로우 디코더, 정상 모드 또는 테스트 모드에 따라서 테스트 신호를 출력하는 테스트 명령 래치, 메인 메모리 셀 어레이의 열을 지정하기 위한 메인 컬럼 어드레스와 리던던트 셀 어레이의 열을 지정하기 위한 리던던트 컬럼 어드레스를 생성하는 컬럼 어드레스 카운터, 메인 컬럼 어드레스를 인가받아 메인 메모리 셀 어레이의 열을 지정하는 컬럼 디코더, 테스트 모드에서 리던던트 컬럼 어드레스와 테스트 신호에 응답하여 리던던트 셀 어레이의 열을 지정하는 테스트 리던던트 컬럼 디코더, 및 정상 모드에서 컬럼 어드레스 카운터로부터 출력되는 메인 메모리 셀 어레이의 불량 셀에 대한 컬럼 어드레스를 인가받아 리던던트 셀 어레이의 열을 지정하는 리페어 리던던트 컬럼 디코더를 구비한 것을 특징으로 한다.
여기서, 불휘발성 반도체 메모리 장치는 정상 모드에서 최종 컬럼 어드레스를 검출하여 제 1 검출신호를 발생하고, 테스트 모드에서 최종 컬럼 어드레스를 검출하여 제 2 검출신호를 발생하며, 테스트 신호에 응답하여 제 1 또는 제 2 검출신호를 최종 컬럼 어드레스 검출신호로 출력하는 최종 컬럼 어드레스 검출수단을 추가로 더 구비하는 것을 특징으로 한다.
본 발명의 방법은 메인 메모리 셀 어레이 및 리던던트 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에 있어서, 로우 디코더에 의해 메인 메모리 셀 어레이와 리던던트 셀 어레이의 행을 지정하는 로우 어드레스 디코딩 단계, 정상 모드에서 메인 메모리 셀 어레이의 열을 지정하고, 테스트 모드에서 메인 메모리 셀 어레이의 열 또는 리던던트 셀 어레이의 열을 지정하기 위한 컬럼 어드레스 발생 단계, 정상 모드에서 컬럼 디코더에 의해 메인 메모리 셀 어레이의 컬럼 어드레스를 디코딩하고, 테스트 모드에서 컬럼 디코더와 리던던트 컬럼 디코더에 의해 메인 메모리 셀 어레이의 컬럼 어드레스와 리던던트 셀 어레이의 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코딩 단계, 및 리페어 리던던트 컬럼 디코더에 의해 정상 모드에서 컬럼 어드레스 카운터로부터 출력되는 메인 메모리 셀 어레이의 불량 셀에 대한 컬럼 어드레스를 인가받아 리던던트 셀 어레이의 열을 지정하는 리페어 리던던트 컬럼 어드레스 디코딩 단계를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 의한 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치의 구성을 나타낸다. 도 2에서 메모리 장치는 메인 메모리 셀 어레이(10), 리던던트 셀 어레이(12), 로우 디코더(14), 리페어 리던던트 컬럼 디코더(18), 컬럼 어드레스 카운터(20), 컬럼 디코더(22), 테스트 리던던트 컬럼 디코더(24), 테스트 명령 래치(26)를 포함한다.
도2 에서 한 페이지 내에서 메인 메모리 셀 어레이(10)가 0~255까지의 256개의 열로 구성되고, 리던던트 셀 어레이(12)는 4개의 열을 구비하고 있는 것으로 예들어 설명한다.
도1 의 기존의 어드레스 카운터(16)는 8비트의 컬럼 어드레스(A0~A7)를 생성하여 메인 메모리 셀 어레이(10)의 열을 지정하도록 되어있었으나, 도2 에서 어드레스 카운터(20)는 리던던트 셀 어레이(12)까지 지정이 가능하도록 1비트의 컬럼 어드레스(A8)를 추가로 발생한다.
테스트 리던던트 컬럼 디코더(24)는 어드레스 카운터(20)에서 추가 발생한 컬럼 어드레스(A8)와 테스트 명령 래치(26)에서 인가되는 테스트 명령에 응답하여 리던던트 셀 어레이(12)의 열을 지정한다.
본 발명에서는 테스트 명령에 따라 다음 표와 같이 동작상태를 나타낸다
테스트 명령 인에이블 디스에이블
A8 1 0 1 0
사용 디코더 테스트리던던트 컬럼 디코더 컬럼 디코더 리페어 리던던트 컬럼 디코더 및 컬럼 디코더
검사 공정 프리 레이저 EDS 이후 공정
예를 들면, 컬럼 어드레스 카운터(20)에서는 메인 메모리 셀 어레이(10) 뿐만 아니라 리던던트 셀 어레이(12)도 지정되도록 컬럼 어드레스를 A0~A7에서 A0~A8로 1비트 증가하여 발생하고 테스트 명령이 있을 경우에만 테스트 리던던트 컬럼 디코더(24)가 인에이블 되도록 한다.
상기한 표를 참조로 하여 설명하면 반도체 메모리 장치의 공정에 따라 테스트 단계는 프리 레이저 단계에서 이루어지므로 리페어 리던던트 컬럼 디코더(18)의 퓨즈는 전부 절단되지 않은 상태이므로 디스에이블된 상태를 유지한다.
프리 레이저 단계에서 테스트 명령이 인에이블 되고 컬럼 어드레스 카운터(20)에서 컬럼 어드레스(A0~A7)이 발생하면 컬럼 디코더(22)가 활성화 되어 메인 메모리 셀 어레이(10)의 열을 지정하고, 컬럼 어드레스(A8)가 발생하면, 테스트 리던던트 컬럼 디코더(24)가 활성화 되어 리던던트 셀 어레이(12)의 열을 지정한다.
EDS 이후 공정에서는 테스트 이후 단계이므로 테스트 명령이 디스에이블 되고 리페어 리던던트 컬럼 디코더(18)의 퓨즈는 레이저 컷팅에 의해 수정된 상태로, 컬럼 어드레스 카운터(20)에서 발생하는 컬럼 어드레스(A8)와는 무관하게 컬럼 어드레스(A0~A7)에 의해 컬럼 디코더(22) 또는 리페어 리던던트 컬럼 디코더(18)가 활성화 되어 메인 메모리 셀 어레이(10)의 열을 지정한다.
도 3은 본 발명에 의한 테스트 리던던트 컬럼 디코더의 일 예를 나타낸다.
테스트 컬럼 리던던트 컬럼 디코더(24)는 도2 의 테스트 명령 래치에서 인가되는 테스트 신호(TEST)와 컬럼 어드레스 신호(A8)를 낸드 조합하여 인에이블신호를 발생한다. 4개의 노아 게이트(NOR1~NOR4)는 컬럼 어드레스와 반전 컬럼 어드레스 (A0, A1), (A0B, A1), (A0, A1B), (AOB, A1B)를 각각 입력하여 리던던트 컬럼 라인 선택신호(RA0, RA1, RA2, RA3)를 각각 발생한다.
낸드형 EEPROM은 페이지 라이트시나 블록 소거시에 내부적으로 자동 검증동작을 수행하게 된다. 이 때, 컬럼 어드레스를 이용하게 되는 바, 반도체 메모리 장치의 제조 공정에서 프리 레이저 소팅(SORTING)시와 리페어 이후 공정에서는 컬럼 어드레스의 사이즈가 다르게 된다. 따라서, 컬럼 어드레스의 사이즈가 달라지게 되므로 마지막 어드레스를 검사하는 회로가 구비되어야 한다.
도 4는 본 발명에 의한 최종 어드레스 검출회로의 구성을 나타낸다.
도 4에서 최종 어드레스 검출 회로는 정상모드에서, 최종 컬럼 어드레스를 검출하여 제 1 검출신호(FYADDN)를 발생하는 제 1 검출수단(32)과, 테스트 모드에서, 최종 컬럼 어드레스를 검출하여 제 2 검출신호(FYADDT)를 발생하는 제 2 검출수단(34)와, 테스트 모드에 응답하여 상기 제 1 또는 제 2 검출신호를 최종 컬럼 어드레스 검출신호(FYADD)로 출력하는 출력수단(36)을 포함한다.
제 1 검출수단(32)은 종래의 비휘발성 메모리 장치에서 사용되고 있는 최종 컬럼 어드레스 검출 회로로 여기서는 따로 설명하지 않는다.
제 2 검출수단(34)은 인버터(INV5~INV8), NOR 게이트(NOR6, NOR7), 낸드 게이트(NAND3)를 포함한다. 제 2 검출수단(34)은 테스트 모드에서 A0, A1, A8이 모두 하이상태이면 로우상태의 최종 어드레스 검출신호(FYADDT)를 발생한다.
출력수단(36)은 인버터(INV3, INV4), 노아 게이트(NOR5), 낸드게이트(NAND2)를 포함한다. 출력수단(36)은 테스트 모드에서는 제 1 검출수단(32)로부터 제공되는 최종 어드레스 검출신호(FYADDN)을 차단시키고 FYADDT가 FYADD로 출력되도록 한다. 반대로 정상 모드에서는 FYADDN이 FYADD로 출력되게 한다.
이상, 설명한 바와 같이 본 발명에서는 컬럼 어드레스 카운터의 값을 메인 메모리 셀 어레이 뿐만 아니라 리던던트 셀 어레이를 지정할 수 있도록 증가시키고 테스트 리던던트 컬럼 디코더를 구비하여 테스트 모드에서는 메인 메모리 셀 어레이와 리던던트 셀 어레이가 함께 지정되어 동시에 테스트가 되도록 함으로써 기존의 각각 테스트 하는 방식에 비하여 테스트 시간을 거의 1/2로 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 복수개의 메모리 셀로 구성된 메인 메모리 셀 어레이;
    상기 메인 메모리 셀 어레이의 불량 셀을 대체하기 위한 리던던트 셀 어레이;
    상기 메인 메모리 셀 어레이와 상기 리던던트 셀 어레이의 행을 지정하는 로우 디코더;
    정상 모드 또는 테스트 모드에 따라서 테스트 신호를 출력하는 테스트 명령 래치;
    상기 메인 메모리 셀 어레이의 열을 지정하기 위한 메인 컬럼 어드레스와 상기 리던던트 셀 어레이의 열을 지정하기 위한 리던던트 컬럼 어드레스를 생성하는 컬럼 어드레스 카운터;
    상기 메인 컬럼 어드레스를 인가받아 상기 메인 메모리 셀 어레이의 열을 지정하는 컬럼 디코더;
    상기 테스트 모드에서 상기 리던던트 컬럼 어드레스와 상기 테스트 신호에 응답하여 상기 리던던트 셀 어레이의 열을 지정하는 테스트 리던던트 컬럼 디코더; 및
    상기 정상 모드에서 상기 컬럼 어드레스 카운터로부터 출력되는 상기 메인 메모리 셀 어레이의 불량 셀에 대한 컬럼 어드레스를 인가받아 상기 리던던트 셀 어레이의 열을 지정하는 리페어 리던던트 컬럼 디코더를 구비한 것을 특징으로 하는 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    상기 정상 모드에서 최종 컬럼 어드레스를 검출하여 제 1 검출신호를 발생하고, 상기 테스트 모드에서 최종 컬럼 어드레스를 검출하여 제 2 검출신호를 발생하며, 상기 테스트 신호에 응답하여 상기 제 1 또는 제 2 검출신호를 최종 컬럼 어드레스 검출신호로 출력하는 최종 컬럼 어드레스 검출수단을 추가로 더 구비하는 것을 특징으로 하는 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 최종 컬럼 어드레스 검출수단은
    상기 정상모드에서, 최종 컬럼 어드레스를 검출하여 제 1 검출신호를 발생하는 제 1 검출수단;
    상기 테스트 모드에서, 최종 컬럼 어드레스를 검출하여 제 2 검출신호를 발생하는 제 2 검출수단; 및
    상기 테스트 신호에 응답하여 상기 제 1 또는 제 2 검출신호를 최종 컬럼 어드레스 검출신호로 출력하는 출력수단을 구비한 것을 특징으로 하는 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치.
  4. 메인 메모리 셀 어레이 및 리던던트 셀 어레이를 구비한 불휘발성 반도체 메모리 장치에 있어서,
    로우 디코더에 의해 상기 메인 메모리 셀 어레이와 리던던트 셀 어레이의 행을 지정하는 로우 어드레스 디코딩 단계;
    정상 모드에서 상기 메인 메모리 셀 어레이의 열을 지정하고, 테스트 모드에서 상기 메인 메모리 셀 어레이의 열 또는 상기 리던던트 셀 어레이의 열을 지정하기 위한 컬럼 어드레스 발생 단계;
    정상 모드에서 컬럼 디코더에 의해 상기 메인 메모리 셀 어레이의 컬럼 어드레스를 디코딩하고, 테스트 모드에서 상기 컬럼 디코더와 리던던트 컬럼 디코더에 의해 상기 메인 메모리 셀 어레이의 컬럼 어드레스와 상기 리던던트 셀 어레이의 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코딩 단계; 및
    리페어 리던던트 컬럼 디코더에 의해 상기 정상 모드에서 상기 컬럼 어드레스 카운터로부터 출력되는 상기 메인 메모리 셀 어레이의 불량 셀에 대한 컬럼 어드레스를 인가받아 상기 리던던트 셀 어레이의 열을 지정하는 리페어 리던던트 컬럼 어드레스 디코딩 단계를 구비한 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 고속 테스트 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919575B1 (ko) * 2001-12-21 2009-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 병렬 테스트회로
KR100512178B1 (ko) 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
KR101228519B1 (ko) * 2005-12-12 2013-02-01 삼성전자주식회사 반도체 메모리 장치, 그것을 포함한 테스트 시스템, 그리고반도체 메모리 장치의 리페어 방법
KR102237563B1 (ko) 2014-11-21 2021-04-07 삼성전자주식회사 테스트 시간을 감축하는 메모리 장치 및 이를 포함하는 컴퓨팅 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006735A (ko) * 1991-09-07 1993-04-21 김광호 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치
JPH08147995A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
KR970067375A (ko) * 1996-03-08 1997-10-13 김주용 반도체 소자의 테스트용 회로
KR20000061317A (ko) * 1999-03-25 2000-10-16 윤종용 지연부가 최소화된 리던던시 제어회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006735A (ko) * 1991-09-07 1993-04-21 김광호 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치
JPH08147995A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
KR970067375A (ko) * 1996-03-08 1997-10-13 김주용 반도체 소자의 테스트용 회로
KR20000061317A (ko) * 1999-03-25 2000-10-16 윤종용 지연부가 최소화된 리던던시 제어회로

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