KR100919575B1 - 반도체 메모리 소자의 병렬 테스트회로 - Google Patents

반도체 메모리 소자의 병렬 테스트회로

Info

Publication number
KR100919575B1
KR100919575B1 KR1020010082342A KR20010082342A KR100919575B1 KR 100919575 B1 KR100919575 B1 KR 100919575B1 KR 1020010082342 A KR1020010082342 A KR 1020010082342A KR 20010082342 A KR20010082342 A KR 20010082342A KR 100919575 B1 KR100919575 B1 KR 100919575B1
Authority
KR
South Korea
Prior art keywords
signal
normal
redundancy
low
column
Prior art date
Application number
KR1020010082342A
Other languages
English (en)
Other versions
KR20030052399A (ko
Inventor
설영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010082342A priority Critical patent/KR100919575B1/ko
Publication of KR20030052399A publication Critical patent/KR20030052399A/ko
Application granted granted Critical
Publication of KR100919575B1 publication Critical patent/KR100919575B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 병렬 테스트회로에 관한 것으로, 하나의 병렬 테스트 모드에서 별도의 테스트 모드 코딩 없이 노멀 셀과 리던던시 셀을 선택적으로 테스트하여 노멀 셀과 리던던시 셀 사이의 디스터번스(disturbance)를 테스트하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 병렬 테스트 모드시에 뱅크 어드레스에 응답하여 노멀/리던던시 로우 액티브 여부를 결정하는 노멀/리던던시 로우 액티브 결정부; 상기 노멀/리던던시 로우 액티브 결정부의 출력신호에 응답하여 로우 노멀/리던던시 셀의 테스트를 제어하는 로우 노멀/리던던시 셀 테스트 제어부; 상기 로우 노멀/리던던시 셀 테스트 제어부의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 로우 노멀/리던던시 셀 테스트부; 상기 병렬 테스트 모드시에 컬럼 어드레스에 응답하여 컬럼 노멀/리던던시 셀의 테스트를 제어하는 컬럼 선택 신호 제어부; 및 상기 컬럼 선택 신호 제어부의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 컬럼 노멀/리던던시 셀 테스트부를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 병렬 테스트회로{Parallel test circuit for semiconductor memory device}
본 발명은 반도체 메모리 소자의 병렬 테스트 회로에 관한 것으로 특히, 하나의 병렬 테스트 모드에서 별도의 테스트 모드 코딩 없이 노멀 셀과 리던던시 셀을 선택적으로 테스트하는 병렬 테스트회로에 관한 것이다.
도 1은 종래의 병렬 테스트회로를 나타낸 것으로서, 이것은 테스트 모드 제어기(10), 제1 내지 제3 테스트 모드 디코더(20, 30, 40)를 구비한다.
테스트 모드 제어기 (10)는 모드 레지스터 세트 신호 MRSP6, 컬럼 어드레스EAT<7> 및 EAT<10>, 프리챠지신호 PCGP6에 응답하여 테스트 모드 상태를 나타내는 테스트 모드 진입신호 TMREGSETP와 테스트 모드가 아닌 상태를 나타내는 테스트 모드 아웃 신호 TMEXITPZ를 발생시켜서, 테스트 모드 디코더(20, 30, 40)를 제어한다.
제1 테스트 모드 디코더(20)는 테스트 모드 진입신호 TMREGSETP, 테스트 모드 아웃 신호 TMEXITPZ 및 어드레스 세트 신호 ADDSET1(임의의 컬럼 어드레스들)을 디코딩하여 병렬 테스트 모드 신호 TM_DQPT를 발생시켜 노멀 셀을 테스트한다.
제2 테스트 모드 디코더(30)는 테스트 모드 진입신호 TMREGSETP, 테스트 모드 아웃 신호 TMEXITPZ 및 어드레스 세트 신호 ADDSET2(임의의 컬럼 어드레스들)를 디코딩하여 로우 리던던시 테스트 모드 신호 T_XRED를 발생시켜 로우 리던던시 셀을 테스트한다.
제3 테스트 모드 디코더(40)는 테스트 모드 진입신호 TMREGSETP, 테스트 모드 아웃 신호 TMEXITPZ 및 어드레스 세트 신호 ADDSET3(임의의 컬럼 어드레스들)을 디코딩하여 컬럼 리던던시 테스트 모드 신호 T_YRED를 발생시켜 컬럼 리던던시 셀을 테스트한다.
이러한 종래의 병렬 테스트회로는 병렬 테스트 모드신호 TM_DQPT가 입력되었을 때 노멀 셀을 테스트하고, 로우 리던던시 테스트 모드신호 T_XRED가 입력되었을 때는 로우 리던던시 셀을 테스트하며, 컬럼 리더던시 테스트 모드신호 T_YRED가 입력되었을 때는 컬럼 리던던시 셀을 테스트한다.
삭제
본 발명은 상기의 문제점에 착안하여 이루어진 것으로, 병렬 테스트 모드에 진입한 이후에 별도의 테스트 모드 코딩을 수행하지 않고 노멀 셀과 리던던시 셀을 선택적으로 테스트함으로써 노멀 셀과 리던던시 셀 사이의 디스터번스(disturbance)를 테스트하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 병렬 테스트회로는, 병렬 테스트 모드시에 뱅크 어드레스에 응답하여 노멀/리던던시 로우 액티브 여부를 결정하는 노멀/리던던시 로우 액티브 결정부; 상기 노멀/리던던시 로우 액티브 결정부의 출력신호에 응답하여 로우 노멀/리던던시 셀의 테스트를 제어하는 로우 노멀/리던던시 셀 테스트 제어부; 상기 로우 노멀/리던던시 셀 테스트 제어부의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 로우 노멀/리던던시 셀 테스트부; 상기 병렬 테스트 모드시에 컬럼 어드레스에 응답하여 컬럼 노멀/리던던시 셀의 테스트를 제어하는 컬럼 노멀/리던던시 셀 테스트 제어부; 및 상기 컬럼 노멀/리던던시 셀 테스트 제어부의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 컬럼 노멀/리던던시 셀 테스트부를 구비한 것을 특징으로 한다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 병렬 테스트회로를 나타낸 회로도로서, 이것은 노멀/리던던시 로우 액티브 결정부(110), 로우 노멀/리던던시 셀 테스트 제어부(120), 로우 노멀/리던던시 셀 테스트부(130), 컬럼 노멀/리던던시 셀 테스트 제어부(140) 및 컬럼 노멀/리던던시 셀 테스트부(150)를 구비한다.
노멀/리던던시 로우 액티브 결정부(110)는 병렬 테스트 모드 신호 TM_DQPT와 뱅크 어드레스 BAZ<0>를 입력받아 노멀/리던던시 로우 선택 신호 PTRED를 발생시킨다. 이 노멀/리던던시 로우 선택 신호 PTRED는 병렬 테스트 진입 후에 로우 액티브일 때 뱅크 어드레스에 의해 노멀/리던던시 셀을 결정한다.
로우 노멀/리던던시 셀 테스트 제어부(120)는 노멀/리던던시 로우 선택 신호 PTRED, 프리챠지신호 PCGP6, 로우 액티브 신호 ROWP6 및 파워-업 신호 PWRUP을 조합하여 로우 병렬 테스트 모드 신호 PT_XRED를 발생시킨다. 로우 액티브 신호 ROWP6은 노멀/리던던시 로우 선택 신호 PTRED와 함께 로우 병렬 테스트 모드 신호 PT_XRED의 인에이블을 결정하는 기능을 한다. 프리챠지신호 PCGP6은 로우 병렬 테스트 모드 신호 PT_XRED와 컬럼 병렬 테스트 모드 신호 PT_YRED를 디스에이블시키는 기능을 한다. 로우 병렬 테스트 모드 신호 PT_XRED는 병렬 테스트 모드시에 노멀/리던던시 로우 액티브를 결정하는 기능을 한다.
로우 노멀/리던던시 셀 테스트부(130)는 로우 병렬 테스트 모드 신호 PT_XRED와 로우 리던던시 테스트 모드 신호 T_XRED를 조합하여 로우 리던던시 셀을 테스트하기 위한 로우 리던던시 테스트 신호 TM_XRED를 발생시킨다. 로우 리던던시 테스트 모드 신호 T_XRED는 테스트 모드 디코더(미도시)로부터 발생된 것으로서, 일반적인 테스트 모드를 나타내는 신호이기 때문에 병렬 테스트 모드에서는 로우레벨로 있다.
컬럼 노멀/리던던시 셀 테스트 제어부(140)는 프리챠지 신호 PCGP6, 컬럼 액세스 신호 CASP6 및 컬럼 어드레스 EAT<9>, 병렬 테스트 모드 신호 TM_DQPT 신호 및 파워-업 신호 PWRUP를 입력받아 컬럼 병렬 테스트 모드 신호 PT_YRED를 발생시킨다. 컬럼 액세스 신호 CASP6은 판독/기록 명령신호로서, 컬럼 어드레스 EAT<9>와 함께 컬럼 병렬 테스트 모드 신호 PT_YRED의 인에이블/디스에이블을 결정한다.
컬럼 노멀/리던던시 셀 테스트부(150)는 컬럼 병렬 테스트 모드 신호 PT_YRED와 컬럼 리던던시 테스트 모드 신호 T_YRED를 조합하여 노멀/리던던시 컬럼을 인에이블시키기 위한 컬럼 리던던시 테스트 신호 TM_YRED를 발생시킨다. 컬럼 리던던시 테스트 모드 신호 T_YRED는 테스트 모드 디코더(미도시)로부터 발생된 것으로서 일반적인 테스트 모드를 나타내기 때문에 병렬 테스트 모드에서는 로우레벨로 있다.
도 3은 노멀/리던던시 로우 액티브 결정부(110)의 회로도를 나타낸다.
도 3에서, 인버터 I1은 병렬 테스트 모드 신호 TM_DQPT를 반전시키고, 노어 게이트 NR1은 인버터 I1의 출력신호와 뱅크 어드레스 BAZ<0>를 논리 조합한다. 인버터 I2 및 I3은 노어 게이트 NR1의 출력신호를 우수로 반전시킨다.
여기서, 병렬 테스트 모드에서 액티브 명령이 입력되면 뱅크 어드레스 BAZ0(13번 어드레스 A13: 병렬 테스트 모드에서의 X-어드레스의 MSB(최상위 비트)의 상태에 따라 노멀/리던던시 로우 액티브를 결정하는 노멀/리던던시 로우 선택 신호 PTRED가 발생된다. 뱅크 어드레스 BAZ0이 로우(LOW)레벨일 때는 노멀 로우 액세스를 나타내고, 하이(HIGH)레벨일 때는 리던던시 로우 액세스를 나타낸다.
따라서, 병렬 테스트 모드 신호 TM_DQPT가 하이레벨일 때 뱅크 어드레스 BAZ0(A13)이 로우레벨이면 노멀/리던던시 로우 선택 신호 PTRED가 로우레벨로 되고, 뱅크 어드레스 BAZ0이 하이레벨이면 노멀/리던던시 로우 선택 신호 PTRED는 하이레벨로 된다.
도 4는 로우 노멀/리던던시 셀 테스트 제어부(120)의 회로도를 나타낸다.
도 4에서, 낸드 게이트 ND1은 로우 액티브 신호 ROWP6과 노멀/리던던시 로우 선택 신호 PTRED를 논리 조합한다. PMOS 트랜지스터 P1은 소스 및 드레인이 전원전압과 노드 CN1에 각각 접속되고 게이트로 낸드 게이트 ND1의 출력신호를 인가받는다. 래치회로 LT1은 노드 CN1의 신호를 래치시킨다. 인버터 I6은 래치회로 L1의 신호를 반전시켜 노멀/리던던시 워드라인을 액티브시키기 위한 로우 병렬 테스트 모드 신호 PT_XRED를 발생시킨다. NMOS 트랜지스터 N1은 소스 및 드레인이 노드 CN1과 접지전압에 각각 접속되고 게이트로 프리챠지 신호 PCGP6를 인가받는다. 인버터 I7은 파워-업 신호 PWRUP를 반전시킨다. NMOS 트랜지스터 N2는 노드 CN1과 접지전압에 각각 접속되고 게이트로 인버터 I7의 출력신호를 인가받는다.
도 5는 로우 노멀/리던던시 셀 테스트부(130)의 회로도를 나타낸다.
도 5에서, 노어 게이트 NR2는 로우 병렬 테스트 모드 신호 PT_XRED와 로우 리던던시 테스트 모드 신호 T_XRED를 논리 조합하고, 인버터 I8은 노어 게이트 NR2의 출력신호를 반전시켜 노멀/리던던시 워드라인을 액티브시키기 위한 로우 리던던시 테스트 신호 TM_XRED를 발생시킨다.
여기서, 로우 액티브신호 ROWP6이 하이펄스로 될 때 노멀/리던던시 로우 선택 신호 PTRED가 하이레벨이면 로우 병렬 테스트 모드 신호 PT_XRED가 하이레벨로 된다. 그러면 로우 리던던시 테스트 신호 TM_XRED가 하이레벨로 된다. 그 결과, 리던던시 워드라인이 액티브되어 리던던시 셀이 테스트된다. 이러한 로우 병렬 테스트 모드 신호 PT_XRED의 리셋(RESET)은 프리챠지 명령 신호 PCGP6을 통해서 가능하게 된다.
도 6은 컬럼 노멀/리던던시 셀 테스트 제어부(140)의 회로도이다.
도 6에서, 낸드 게이트 ND2는 컬럼 액세스 신호 CASP6, 병렬 테스트 모드신호 TM_DQPT, 컬럼 어드레스 EAT<9> 및 파워-업 신호 PWRUP를 논리 조합한다. PMOS 트랜지스터 P2는 소스 및 드레인이 전원전압과 노드 CN2에 각각 접속되고 게이트로 낸드 게이트 ND2의 출력신호를 인가받는다. 래치회로 LT2는 노드 CN2의 신호를 래치시킨다. 인버터 I11은 래치회로 LT2의 출력신호를 반전시켜 노멀/리던던시 컬럼을 액세스시키기 위한 컬럼 병렬 테스트 모드 신호 PT_YRED를 발생시킨다. NMOS 트랜지스터 N3은 소스 및 드레인이 노드 CN2와 접지전압에 각각 접속되고 게이트로 프리챠지 신호 PCGP6을 인가받는다. 낸드 게이트 ND3는 컬럼 액세스 신호 CASP6과 병렬 테스트 모드 신호 TM_DQPT를 논리 조합한다. 노어 게이트 NR2는 낸드 게이트 ND3의 출력신호와 컬럼 어드레스 EAT<9>를 논리 조합한다. NMOS 트랜지스터 N4는 소스 및 드레인이 노드 CN2와 접지전압에 각각 접속되고 게이트로 낸드 게이트 NR3의 출력신호를 인가받는다. 인버터 I12는 파워-업 신호 PWRUP를 반전시킨다. NMOS 트랜지스터 N5는 소스 및 드레인이 노드 CN2와 접지전압에 각각 접속되고 게이트로 인버터 I12의 출력신호를 인가받는다.
도 7은 컬럼 노멀/리던던시 셀 테스트부(150)의 회로도를 나타낸다.
도 7에서 노어 게이트 NR4는 컬럼 병렬 테스트 모드 신호 PT_YRED와 컬럼 리던던시 테스트 모드 신호 T_YRED를 논리 조합한다. 인버터 I13은 노어 게이트 NR4의 출력신호를 반전시켜 리던던시 컬럼을 액티브시키기 위한 컬럼 리던던시 테스트 신호 TM_YRED를 발생시킨다.
여기서, 병렬 테스트 모드 신호 TM_DQPT가 하이레벨일 때 기록 또는 판독 명령 입력시 발생하는 컬럼 액세스 신호 CASP6과 컬럼 어드레스 EAT<9>(병렬 테스트에서 컬럼 어드레스의 최상위 비트(MSB))의 상태에 따라 노멀/리던던시 컬럼을 구분하여 컬럼 병렬 테스트 모드 신호 PT_YRED를 발생시킨다.
즉, 컬럼 액티브 신호 CASP6이 하이레벨일 때 컬럼 어드레스 EAT<9>가 로우레벨이면 노멀 컬럼 Yi가 액티브되도록 컬럼 병렬 테스트 모드 신호 PT_YRED가 로우레벨로 된다. 반면에 컬럼 액세스 신호 CASP6이 하이레벨일 때 컬럼 어드레스 EAT<9>가 하이레벨이면 리던던시 컬럼 Yi가 액티브되도록 컬럼 병렬 테스트 모드 신호 PT_YRED가 하이레벨로 되고 컬럼 리던던시 테스트 신호 TM_YRED도 하이레벨로 된다. 그 결과 리던던시 컬림이 액티브되어 컬럼 리던던시 셀이 테스트된다.
상술한 바와 마찬가지로 컬럼 병렬 테스트 모드 신호 PT_YRED의 리셋은 프라챠지 명령 신호 PCGP6으로도 가능하지만 판독/기록 명령이 입력될 때 컬럼 어드레스 EAT<9>가 로우레벨이면, 노멀 컬럼 Yi를 발생시키는 동작으로도 가능하다.
이상 설명한 바와 같이, 본 발명의 바람직한 실시예에 의하면, 병렬 테스트 모드에 진입한 이후에 별도의 테스트 모드 코딩을 수행하지 않고 노멀 셀과 리던던시 셀을 선택적으로 테스트함으로써 노멀 셀과 리던던시 셀 사이의 디스터번스(disturbance)를 테스트하는 것이 가능하게 된다. 그 결과, 훨씬 더 넓게 불량을 스크린(screen)할 수 있어 병렬 테스트의 기능을 더 증가시킬 수 있다.
아울러, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 병렬 테스트회로의 블록도.
도 2는 본 발명의 바람직한 실시예에 따른 병렬 테스트회로의 블록도.
도 3은 도 2의 노멀/리던던시 로우 액티브 결정부의 회로도.
도 4는 도 2의 로우 노멀/리던던시 셀 테스트 제어부의 회로도.
도 5는 도 2의 로우 노멀/리던던시 셀 테스트부의 회로도.
도 6은 도 2의 컬럼 노멀/리던던시 셀 테스트 제어부의 회로도.
도 7은 도 2의 컬럼 노멀/리던던시 셀 테스트부의 회로도.

Claims (10)

  1. 병렬 테스트 모드시에 뱅크 어드레스에 응답하여 노멀/리던던시 로우 액티브 여부를 결정하는 노멀/리던던시 로우 액티브 결정수단;
    상기 노멀/리던던시 로우 액티브 결정수단의 출력신호, 로우 액티브신호, 프리챠지신호 및 파워-업신호에 응답하여 로우 노멀/리던던시 셀의 테스트를 제어하는 로우 병렬 테스트 모드신호를 발생시키는 로우 노멀/리던던시 셀 테스트 제어수단; 및
    상기 로우 노멀/리던던시 셀 테스트 제어수단의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 로우 노멀/리던던시 셀 테스트수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  2. 제 1 항에 있어서, 상기 노멀/리던던시 로우 액티브 결정수단은,
    상기 병렬 테스트 모드시에 병렬 테스트 모드신호와 상기 뱅크 어드레스를 입력받아 논리 조합하는 논리회로; 및
    상기 논리회로의 출력신호를 우수로 반전시켜 노멀/리던던시 로우 선택신호를 발생시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  3. 삭제
  4. 제 1 항에 있어서, 상기 로우 노멀/리던던시 셀 테스트 제어수단은,
    상기 로우 액티브신호와 병렬 테스트 모드신호를 논리 조합하는 논리소자;
    소스 및 드레인이 전원전압과 제1 노드에 각각 접속되고 게이트로 상기 논리소자의 출력신호를 인가받는 제1 트랜지스터;
    소스 및 드레인이 상기 제1 노드와 접지전압에 각각 접속되고 게이트로 상기 프리챠지 신호를 인가받는 제2 트랜지스터;
    소스 및 드레인이 상기 제1 노드와 상기 접지전압에 각각 접속되고 게이트로 상기 파워-업 신호의 반전신호를 인가받는 제3 트랜지스터;
    상기 제1 노드의 신호를 래치시키는 래치회로; 및
    상기 래치회로의 출력신호를 반전시켜 상기 로우 병렬 테스트 모드 신호를 발생시키는 인버터를 구비한 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  5. 제 1 항에 있어서, 상기 로우 노멀/ 리던던시 셀 테스트수단은,
    상기 로우 병렬 테스트 모드 신호에 응답하여 로우 노멀 또는 리던던시 셀을 테스트하기 위한 로우 리던던시 테스트신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  6. 제 5 항에 있어서, 상기 로우 노멀/ 리던던시 셀 테스트수단은,
    상기 로우 병렬 테스트 모드 신호와 상기 병렬 테스트 모드시에 비활성화되는 로우 리던던시 테스트 모드 신호를 논리 조합하여 상기 로우 리던던시 테스트신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  7. 제 1 항에 있어서,
    상기 병렬 테스트 모드시에 컬럼 어드레스에 응답하여 컬럼 노멀/리던던시 셀의 테스트를 제어하는 컬럼 노멀/리던던시 셀 테스트 제어수단; 및
    상기 컬럼 노멀/리던던시 셀 테스트 제어수단의 출력신호에 응답하여 노멀 셀 또는 리던던시 셀을 테스트하는 컬럼 노멀/리던던시 셀 테스트수단을 추가로 구비한 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  8. 제 7 항에 있어서, 상기 컬럼 노멀/리던던시 셀 테스트 제어수단은,
    상기 병렬 테스트 모드시에 상기 컬럼 어드레스, 컬럼 액세스 신호, 프리챠지신호 및 파워 업 신호를 조합하여 컬럼 병렬 테스트 모드신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  9. 제 8 항에 있어서, 상기 컬럼 노멀/리던던시 셀 테스트 제어수단은,
    상기 컬럼 액세스신호, 상기 컬럼 어드레스 및 병렬 테스트 모드신호를 논리 조합하는 제1 논리소자;
    소스 및 드레인이 전원전압과 제1 노드에 각각 접속되고 게이트로 상기 제1 논리소자의 출력신호를 인가받는 제1 트랜지스터;
    소스 및 드레인이 상기 제1 노드와 접지전압에 각각 접속되고 게이트로 상기 프리챠지 신호를 인가받는 제2 트랜지스터;
    상기 컬럼 액세스신호와 상기 병렬 테스트 모드신호를 논리 조합하는 제2 논리소자;
    상기 제2 논리소자의 출력신호와 상기 컬럼 어드레스를 논리 조합하는 제3 논리소자;
    소스 및 드레인이 상기 제1 노드와 접지전압에 각각 접속되고 게이트로 상기 제3 논리소자의 출력신호를 인가받는 제3 트랜지스터;
    소스 및 드레인이 상기 제1 노드와 상기 접지전압에 각각 접속되고 게이트로 상기 파워-업 신호의 반전신호를 인가받는 제4 트랜지스터;
    상기 제1 노드의 신호를 래치시키는 래치회로; 및
    상기 래치회로의 출력신호를 반전시켜 상기 컬럼 병렬 테스트 모드 신호를 발생시키는 인버터를 구비한 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
  10. 제 8 항에 있어서, 상기 컬럼 노멀/리던던시 셀 테스트수단은,
    상기 컬럼 병렬 테스트 모드 신호와 상기 병렬 테스트 모드시에 비활성화되는 컬럼 리던던시 테스트 모드 신호를 논리 조합하여 컬럼 리던던시 테스트신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트회로.
KR1020010082342A 2001-12-21 2001-12-21 반도체 메모리 소자의 병렬 테스트회로 KR100919575B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010082342A KR100919575B1 (ko) 2001-12-21 2001-12-21 반도체 메모리 소자의 병렬 테스트회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010082342A KR100919575B1 (ko) 2001-12-21 2001-12-21 반도체 메모리 소자의 병렬 테스트회로

Publications (2)

Publication Number Publication Date
KR20030052399A KR20030052399A (ko) 2003-06-27
KR100919575B1 true KR100919575B1 (ko) 2009-10-01

Family

ID=29577164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010082342A KR100919575B1 (ko) 2001-12-21 2001-12-21 반도체 메모리 소자의 병렬 테스트회로

Country Status (1)

Country Link
KR (1) KR100919575B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909807B1 (ko) * 2008-03-03 2009-07-28 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법
KR101048891B1 (ko) * 2008-12-05 2011-07-13 주식회사 하이닉스반도체 테스트인에이블신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR102237563B1 (ko) 2014-11-21 2021-04-07 삼성전자주식회사 테스트 시간을 감축하는 메모리 장치 및 이를 포함하는 컴퓨팅 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729394A (ja) * 1992-09-09 1995-01-31 Sony Electron Inc 冗長メモリセルを含む半導体メモリの試験方法及び装置
JPH08147995A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
KR0145222B1 (ko) * 1995-05-20 1998-08-17 김광호 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
US5808948A (en) * 1995-12-30 1998-09-15 Samsung Electronics, Co., Ltd. Semiconductor memory device
KR20000059890A (ko) * 1999-03-09 2000-10-16 윤종용 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템
KR20000066284A (ko) * 1999-04-15 2000-11-15 김영환 반도체 메모리 장치
KR20010019340A (ko) * 1999-08-26 2001-03-15 윤종용 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729394A (ja) * 1992-09-09 1995-01-31 Sony Electron Inc 冗長メモリセルを含む半導体メモリの試験方法及び装置
JPH08147995A (ja) * 1994-11-22 1996-06-07 Nec Corp 半導体記憶装置
KR0145222B1 (ko) * 1995-05-20 1998-08-17 김광호 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
US5808948A (en) * 1995-12-30 1998-09-15 Samsung Electronics, Co., Ltd. Semiconductor memory device
KR20000059890A (ko) * 1999-03-09 2000-10-16 윤종용 반도체 메모리 장치의 웨이퍼 테스트 방법 및 그 시스템
KR20000066284A (ko) * 1999-04-15 2000-11-15 김영환 반도체 메모리 장치
KR20010019340A (ko) * 1999-08-26 2001-03-15 윤종용 테스트 시간 단축기능을 가진 불휘발성 반도체 메모리 장치 및 테스트 방법

Also Published As

Publication number Publication date
KR20030052399A (ko) 2003-06-27

Similar Documents

Publication Publication Date Title
KR0140178B1 (ko) 반도체 메모리장치의 결함 셀 구제회로 및 방법
US6038183A (en) Semiconductor memory device having burn-in mode operation stably accelerated
US6392938B1 (en) Semiconductor memory device and method of identifying programmed defective address thereof
US20060083099A1 (en) System and method for redundancy memory decoding
US20020034112A1 (en) Semiconductor device operable in a plurality of test operation modes
KR101953876B1 (ko) 메모리 셀 디바이스들 상의 프로그래밍 전압 스트레스를 감소시키기 위한 시스템 및 방법
US5414659A (en) Semiconductor memory device having address transition detector quickly enabling redundancy decoder
KR100965066B1 (ko) 플래시 메모리 소자 및 그 블록 선택 회로
KR100470168B1 (ko) 안티퓨즈 회로
KR20030066074A (ko) 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
US20020176287A1 (en) Redundancy circuit of semiconductor memory device
US6930935B2 (en) Redundancy circuit and semiconductor device using the same
KR100386950B1 (ko) 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
US8051344B2 (en) Semiconductor memory testing device and method of testing semiconductor using the same
KR100919575B1 (ko) 반도체 메모리 소자의 병렬 테스트회로
KR100535814B1 (ko) 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치
JP2002230990A (ja) 冗長デコーダ回路及びそれを備えた半導体メモリ装置
US6215723B1 (en) Semiconductor memory device having sequentially disabling activated word lines
US6256257B1 (en) Memory device including a burn-in controller for enabling multiple wordiness during wafer burn-in
US6862231B2 (en) Repair circuit
KR100543929B1 (ko) 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더
JP2003157699A (ja) 半導体記憶装置
KR100650710B1 (ko) 메모리의 구제 회로 및 방법
KR100873618B1 (ko) 워드 라인 테스트 제어 회로
KR100207532B1 (ko) 반도체 메모리장치의 로우 어드레스 체인회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
S901 Examination by remand of revocation
E902 Notification of reason for refusal
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee