KR100543929B1 - 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더 - Google Patents

반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더 Download PDF

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더에 관한 것이다. 본 발명은 초기화 과정에서의 오동작을 방지하면서 과전류의 생성을 방지할 수 있는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더를 제공하는데 그 목적이 있다. 본 발명은 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더를 구현함에 있어서, 파워업 신호와 내부 프리차지 커맨드 신호를 논리조합하는 방식으로 초기화를 수행함으로써 반도체 메모리 소자의 불필요한 오동작을 방지함은 물론, 초기화 과정에서 과전류가 발생하는 것을 방지할 수 있다.
뱅크 액티브/프리차지, 커맨드 디코더, 파워업, 오동작, 과전류

Description

반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더{BANK ACTIVE/PRECHARGE COMMAND DECODER IN SEMICONDUCTOR DEVICE}
도 1은 일반적인 뱅크 액티브/프리차지 커맨드 디코더의 회로도.
도 2는 종래기술에 따른 뱅크 액티브/프리차지 커맨드 디코더의 회로도.
도 3은 본 발명의 일 실시예에 따른 뱅크 액티브/프리차지 커맨드 디코더의 회로도.
도 4는 상기 도 3의 회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
30 : 논리조합부
35 : SR 래칭부
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소 자의 뱅크 액티브/프리차지 커맨드 디코더에 관한 것이다.
반도체 메모리 소자는 통상 다수의 뱅크를 가지는 구조를 갖추고 있다. 뱅크는 독립적인 액세스가 가능한 기능 단위로 메모리 셀 어레이, 감지증폭기 어레이, 어드레스 디코더 등을 포함하고 있다.
일반적으로, 특정 뱅크의 특정 메모리 셀을 액세스하는 경우, 우선 로우 커맨드인 액티브 커맨드가 인가되어 해당 뱅크의 로우(워드라인)를 활성화시킨다. 이어서, 컬럼 커맨드인 리드/라이트 커맨드가 인가되어 특정 컬럼(비트라인)에 대한 감지증폭 및 재저장 과정을 거치게 된다. 이후 해당 뱅크에 대한 액세스가 끝나면 다시 컬럼 커맨드인 프리차지 커맨드가 인가되어 해당 뱅크의 로우를 비활성화시키게 된다.
한편, 반도체 메모리 소자는 /CS, /RAS, /CAS, /WE 등의 외부 커맨드를 조합하여 내부 커맨드 신호를 생성하는데, 이러한 내부 커맨드 신호를 생성하기 위한 회로를 커맨드 디코더라 한다.
이하에서는 커맨드 디코더 회로 중에서 뱅크 액티브/프리차지 신호를 생성하기 위한 뱅크 액티브/프리차지 커맨드 디코더에 국한하여 언급하기로 한다.
도 1은 일반적인 뱅크 액티브/프리차지 커맨드 디코더의 회로도이다.
도 1을 참조하면, 일반적인 뱅크 액티브/프리차지 커맨드 디코더는, 전원전압단(VDD)과 노드 A 사이에 접속되며 내부 액티브 커맨드 신호(actz)를 게이트 입력으로 하는 PMOS 트랜지스터(PM1)와, 노드 A와 접지전압단(VSS) 사이에 접속되며 내부 프리차지 커맨드 신호(pcg)를 게이트 입력으로 하는 NMOS 트랜지스터(NM1)와, 노드 A에 걸린 신호를 래치하기 위한 인버터 래치를 구성하는 인버터 INV1 및 INV2와, 인버터 래치의 출력을 반전시켜 뱅크 제어 커맨드 신호(bank_ctrl)를 출력하기 위한 인버터(INV3)로 구성된다.
만일, 내부 액티브 커맨드 신호(actz)가 논리레벨 로우로 활성화 되면, 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 하이가 되며, 이에 따라 해당 뱅크의 로우가 액티브 된다.
한편, 내부 프리차지 커맨드 신호(pcg)가 논리레벨 하이로 활성화 되면, 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 로우가 되며, 이에 따라 해당 뱅크의 로우가 프리차지 된다.
그런데, 상기와 같은 뱅크 액티브/프리차지 커맨드 디코더는 반도체 메모리 소자의 파워업 동작(외부 전원전압이 내부에 인가되는 동작) 직후 노드 A의 전압 레벨이 명확하게 설정되지 않아 반도체 메모리 소자의 오동작(예컨대, 원하지 않는 액티브 동작)을 유발할 우려가 있었다.
한편, 이러한 뱅크 액티브/프리차지 커맨드 디코더의 문제점을 해결하기 위하여 파워업 동작시 래치값을 초기화할 수 있는 기술이 제안된 바 있다[대한민국 특허출원 제10-2003-75545호 참조].
도 2는 종래기술에 따른 개선된 뱅크 액티브/프리차지 커맨드 디코더의 회로도이다.
도 2를 참조하면, 종래기술에 따른 뱅크 액티브/프리차지 커맨드 디코더는 상기 도 1의 회로 구성과 유사하며, 다만 래치값을 초기화하기 위한 초기화부(20) 를 더 구비한 것이 다르다. 따라서, 상기 도 1과 동일한 구성에 대해서는 동일한 도면 부호를 병기하였으며, 그 구성에 대한 설명은 생략하기로 한다.
초기화부(20)는 파워업 신호(pwrup)를 입력으로 하는 인버터(INV4)와, 노드 A와 접지전압단(VSS) 사이에 접속되며 인버터(INV4)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(NM2)로 구성된다.
파워업 신호(pwrup)는 파워업 동작시 논리레벨 로우 상태를 유지하다가 외부 전원전압이 일정 레벨 이상으로 안정화 되면 논리레벨 하이 상태를 나타내는 신호이다.
만일, 파워업 동작이 개시되면 파워업 신호(pwrup)가 논리레벨 로우가 되어 NMOS 트랜지스터(NM2)가 턴온되고 노드 A를 방전시켜 논리레벨 로우로 만든다. 따라서, 이때 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 로우가 되며, 이에 따라 해당 뱅크의 로우가 프리차지 된다.
한편, 외부 전원전압이 안정화 되어 파워업 신호(pwrup)가 논리레벨 하이 상태로 천이하면, NMOS 트랜지스터(NM2)는 턴오프되며, 래치값에 변화가 없어 뱅크 제어 커맨드 신호(bank_ctrl)는 액티브 커맨드가 인가될 때까지 논리레벨 로우 상태를 유지하게 된다.
이후의 액티브 커맨드 및 프리차지 커맨드 인가시에는 상기 도 1에서 설명한 바와 동일하게 동작한다.
상기와 같은 종래기술에 따른 뱅크 액티브/프리차지 커맨드 디코더는 파워업 동작시 래치값을 초기화함으로써 반도체 메모리 소자의 오동작을 방지할 수 있다.
그러나, 파워업 신호(pwrup)가 인가되기 전에 노드 A가 논리레벨 로우 상태인 경우에는 파워업 신호(pwrup)가 논리레벨 로우로 인가되어 NMOS 트랜지스터(NM2)가 턴온될 때 전원전압단(VDD)으로부터 PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM2), 접지전압단(VSS)에 이르는 낮은 임피던스의 전류 경로가 형성되어 과전류가 흐르게 되고, 이에 따라 과도한 발열을 유발하여 심한 경우 뱅크 액티브/프리차지 커맨드 디코더 회로는 물론, 그 주변회로 및 전원공급회로를 손상시키는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 초기화 과정에서의 오동작을 방지하면서 과전류의 생성을 방지할 수 있는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 내부 프리차지 커맨드 신호와 파워업 신호를 논리조합하기 위한 논리조합수단과, 내부 액티브 커맨드 신호를 셋 입력으로 하며 상기 논리조합수단의 출력신호를 리셋 입력으로 하는 SR 래칭수단을 구비하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더가 제공된다.
본 발명은 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더를 구현함에 있어서, 파워업 신호와 내부 프리차지 커맨드 신호를 논리조합하는 방식으로 초기화를 수행함으로써 반도체 메모리 소자의 불필요한 오동작을 방지함은 물론, 초기화 과정에서 과전류가 발생하는 것을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 뱅크 액티브/프리차지 커맨드 디코더의 회로도이다.
도 3을 참조하면, 본 실시예에 따른 뱅크 액티브/프리차지 커맨드 디코더는, 내부 프리차지 커맨드 신호(pcg)와 파워업 신호(pwrup)를 논리조합하기 위한 논리조합부(30)와, 내부 액티브 커맨드 신호(actz)를 셋 입력으로 하며 상기 논리조합부(30)의 출력신호를 리셋 입력으로 하는 SR 래칭부(35)를 구비한다.
여기서, 논리조합부(30)는 파워업 신호(pwrup)를 반전시키기 위한 인버터(INV5)와, 인버터(INV5)의 출력신호와 내부 프리차지 커맨드 신호(pcg)를 부정논리합하기 위한 노아게이트(NOR1)로 구현할 수 있다.
그리고, 상기 SR 래칭부(35)는 내부 액티브 커맨드 신호(actz)를 일입력으로 하는 제1 낸드게이트(NAND1)와, 논리조합부(30)의 출력신호를 일입력으로 하는 제2 낸드게이트(NAND)를 구비하는 크로스 커플드 낸드 래치(cross-coupled nand latch) 로 구현할 수 있다.
한편, SR 래칭부(35)의 구현 방식에 따라 출력단에 하나 이상의 인버터를 더 배치할 수 있으며, 본 실시예에서는 SR 래칭부(35)의 출력단에 하나의 인버터(INV6)를 배치하였다.
도 4는 상기 도 3의 회로의 타이밍 다이어그램이다.
도 4를 참조하면, 외부 전원전압이 내부로 인가되면 전원전압(VDD) 레벨이 상승하게 되고, 전원전압(VDD)이 안정화 레벨 이상으로 상승하게 되면 파워업 신호(pwrup)가 논리레벨 하이로 활성화된다. 이때, 전원전압(VDD)이 안정화되기 전에는 내부 액티브 커맨드 신호(actz), 내부 프리차지 커맨드 신호(pcg), 뱅크 제어 커맨드 신호(bank_ctrl)는 정의되지 않는 상태(undefined)이며, 전원전압(VDD)이 안정화된 후에는 내부 액티브 커맨드 신호(actz)는 논리레벨 하이로, 내부 프리차지 커맨드 신호(pcg)는 논리레벨 로우로 셋팅된다.
파워업 신호(pwrup)가 논리레벨 하이로 활성화되면, 내부 프리차지 커맨드 신호(pcg)의 논리레벨에 관계없이 노아게이트(NOR)의 출력은 논리레벨 하이가 되며, 이에 따라 SR 래치부(35)가 리셋되어 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 로우 상태를 나타낸다. 이후, 파워업 신호(pwrup)가 논리레벨 하이로 활성화되고, 내부 액티브 커맨드 신호(actz)는 논리레벨 하이로, 내부 프리차지 커맨드 신호(pcg)는 논리레벨 로우로 셋팅되어도 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 로우 상태를 유지한다.
이후, 외부로부터 로우 액티브 커맨드(ACT)가 인가되어 내부 액티브 커맨드 신호(actz)가 논리레벨 로우로 활성화되면 SR 래치부(35)가 셋되어 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 하이가 되며, 이어서 외부로부터 로우 프리차지 커맨드(PCG)가 인가되어 내부 프리차지 커맨드 신호(pcg)가 논리레벨 하이로 활성화되면 다시 SR 래치부(35)가 리셋되어 뱅크 제어 커맨드 신호(bank_ctrl)는 논리레벨 로우로 천이된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 파워업 신호(pwrup)를 이용하여 래치값을 초기화하여 반도체 메모리 소자의 불필요한 오동작을 방지할 수 있으며, 파워업 신호(pwrup)와 내부 프리차지 커맨드 신호(pcg)를 논리조합하는 방식으로 초기화를 수행함으로써 초기화 과정에서 과전류가 발생하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 논리조합부를 구현함에 있어서 노아게이트를 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 로직으로 구현하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 RS 래칭부를 구현함에 있어서 크로스 커플드 낸드 래치를 사용하는 경우를 일례로 들어 설명하였으나, 크로스 커플드 노아 래치와 같은 다른 로직을 사용하여 RS 래칭부를 구현하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 초기화 과정에서의 오동작을 방지하면서 과전류의 생성을 방지할 수 있으며, 이로 인하여 반도체 메모리 소자의 동작 특성 및 신뢰도를 개선하는 효과가 있다.

Claims (5)

  1. 내부 프리차지 커맨드 신호와 파워업 신호를 논리조합하기 위한 논리조합수단과,
    내부 액티브 커맨드 신호를 셋 입력으로 하며 상기 논리조합수단의 출력신호를 리셋 입력으로 하는 SR 래칭수단
    을 구비하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더.
  2. 제1항에 있어서,
    상기 논리조합수단은,
    상기 파워업 신호를 반전시키기 위한 제1 반전수단과,
    상기 제1 반전수단의 출력과 상기 내부 프리차지 커맨드 신호를 부정논리합하기 위한 부정논리합수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더.
  3. 제1항 또는 제2항에 있어서,
    상기 SR 래칭수단은,
    상기 내부 액티브 커맨드 신호를 일입력으로 하는 제1 낸드게이트와, 상기 논리조합수단의 출력신호를 일입력으로 하는 제2 낸드게이트를 구비하는 크로스 커플드 낸드 래치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더.
  4. 제3항에 있어서,
    상기 SR 래칭수단의 출력을 반전시키기 위한 제2 반전수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더.
  5. 제4항에 있어서,
    상기 내부 프리차지 커맨드 신호 및 파워업 신호는 하이 액티브 신호이며, 상기 내부 액티브 커맨드 신호는 로우 액티브 신호인 것을 특징으로 하는 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더.
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