JPH07182871A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- JPH07182871A JPH07182871A JP6086123A JP8612394A JPH07182871A JP H07182871 A JPH07182871 A JP H07182871A JP 6086123 A JP6086123 A JP 6086123A JP 8612394 A JP8612394 A JP 8612394A JP H07182871 A JPH07182871 A JP H07182871A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 低電源電圧及び低周波数領域でも安定した動
作を遂行できるようなＳＲＡＭの読出制御回路を提供す
る。 【構成】 読出制御回路１０５のＮＯＲゲート１４０、
１５０にプリチャージによるノードＮ３、Ｎ４の論理
“Ｈ”の信号が入力されている状態で読出エネーブル信
号ＲＥが論理“Ｈ”となる。次いでメモリセル１２０に
記憶されたデータ０に従ってノードＮ３が論理“Ｌ”に
なる。ＮＯＲゲート１４０にはノードＮ３の論理“Ｌ”
とＮＯＲゲート１５０の論理“Ｌ”とが入力されるの
で、出力信号は論理“Ｈ”になる。この時点でＮＯＲゲ
ート１５０にはノードＮ４の信号とＮＯＲゲート１４０
の論理“Ｈ”の出力信号とが入力されることになる。し
たがって、ノードＮ４の電圧が一定時間通過後にＶＣＣ
−Ｖｔｈへ低くなっても、ＮＯＲゲート１５０の出力信
号が論理変化することはない。その結果、インバータ１
１５に入力される信号はインバータ１１５の論理しきい
値に対し十分で正確な電圧レベルを維持し、安定した読
出動作が可能となる。
作を遂行できるようなＳＲＡＭの読出制御回路を提供す
る。 【構成】 読出制御回路１０５のＮＯＲゲート１４０、
１５０にプリチャージによるノードＮ３、Ｎ４の論理
“Ｈ”の信号が入力されている状態で読出エネーブル信
号ＲＥが論理“Ｈ”となる。次いでメモリセル１２０に
記憶されたデータ０に従ってノードＮ３が論理“Ｌ”に
なる。ＮＯＲゲート１４０にはノードＮ３の論理“Ｌ”
とＮＯＲゲート１５０の論理“Ｌ”とが入力されるの
で、出力信号は論理“Ｈ”になる。この時点でＮＯＲゲ
ート１５０にはノードＮ４の信号とＮＯＲゲート１４０
の論理“Ｈ”の出力信号とが入力されることになる。し
たがって、ノードＮ４の電圧が一定時間通過後にＶＣＣ
−Ｖｔｈへ低くなっても、ＮＯＲゲート１５０の出力信
号が論理変化することはない。その結果、インバータ１
１５に入力される信号はインバータ１１５の論理しきい
値に対し十分で正確な電圧レベルを維持し、安定した読
出動作が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、スタティックランダムアクセスメモリ（Stat
ic Random Access Memory：ＳＲＡＭ）のデータ読出制
御回路に関するものである。
し、特に、スタティックランダムアクセスメモリ（Stat
ic Random Access Memory：ＳＲＡＭ）のデータ読出制
御回路に関するものである。
【０００２】
【従来の技術】ＣＭＯＳランダムアクセスメモリ装置
は、一般的に大きく分けて、ＳＲＡＭとダイナミックラ
ンダムアクセスメモリ（Dynamic Random Access Memor
y：ＤＲＡＭ）がある。これらはデータの記憶形態が異
なっており、ＳＲＡＭはラッチ回路を使用してデータを
記憶し、ＤＲＡＭはキャパシタを使用して電荷を貯蔵す
ることでデータを記憶する。ＳＲＡＭのスタティック形
メモリセルは、ラッチ構造として交差接続された２個の
インバータで構成される。すなわち、一方のインバータ
の出力が他方のインバータの入力となるよう接続されて
いる。そして、書込モードでビット線にのせられるデー
タ１又はデータ０は、ワード線の選択に従ってメモリセ
ルに記憶される。また、データ読出に際しては、ビット
線対がプリチャージされた後にワード線が選択されるよ
うになっている。
は、一般的に大きく分けて、ＳＲＡＭとダイナミックラ
ンダムアクセスメモリ（Dynamic Random Access Memor
y：ＤＲＡＭ）がある。これらはデータの記憶形態が異
なっており、ＳＲＡＭはラッチ回路を使用してデータを
記憶し、ＤＲＡＭはキャパシタを使用して電荷を貯蔵す
ることでデータを記憶する。ＳＲＡＭのスタティック形
メモリセルは、ラッチ構造として交差接続された２個の
インバータで構成される。すなわち、一方のインバータ
の出力が他方のインバータの入力となるよう接続されて
いる。そして、書込モードでビット線にのせられるデー
タ１又はデータ０は、ワード線の選択に従ってメモリセ
ルに記憶される。また、データ読出に際しては、ビット
線対がプリチャージされた後にワード線が選択されるよ
うになっている。
【０００３】このようなＳＲＡＭでは、メモリデータの
読出／書込を行う際の必須的な構成要素として、読出エ
ネーブル信号を受けてデータ読出を行うための読出制御
回路と、書込エネーブル信号を受けてデータ書込を行う
ための書込制御回路とを備えている。これらの読出制御
回路及び書込制御回路も、近年におけるメモリ装置の高
集積化に伴う動作電圧の低下に応じて、より高速で正確
な動作を行うことが要求されている。
読出／書込を行う際の必須的な構成要素として、読出エ
ネーブル信号を受けてデータ読出を行うための読出制御
回路と、書込エネーブル信号を受けてデータ書込を行う
ための書込制御回路とを備えている。これらの読出制御
回路及び書込制御回路も、近年におけるメモリ装置の高
集積化に伴う動作電圧の低下に応じて、より高速で正確
な動作を行うことが要求されている。
【０００４】図２は、従来技術によるＳＲＡＭを示して
いる。この図２に示すＳＲＡＭは、ビット線ＢＬ、バー
ＢＬをプリチャージするためのプリチャージ制御回路１
１０と、Ｘアドレスによって指定されるワード線ＷＬの
制御を受けるＮＭＯＳトランジスタ１５、３０を介して
データを記憶するメモリセル１２０と、ビット線バーＢ
Ｌに接続され、読出エネーブル信号ＲＥを受けてメモリ
セル１２０からデータを読出す際の読出動作を制御する
読出制御回路１００と、データバスから出力されるデー
タ及び書込エネーブル信号ＷＥを入力とし、メモリセル
１２０にデータを書込む際の書込動作を制御する書込制
御回路１３０と、を備えている。
いる。この図２に示すＳＲＡＭは、ビット線ＢＬ、バー
ＢＬをプリチャージするためのプリチャージ制御回路１
１０と、Ｘアドレスによって指定されるワード線ＷＬの
制御を受けるＮＭＯＳトランジスタ１５、３０を介して
データを記憶するメモリセル１２０と、ビット線バーＢ
Ｌに接続され、読出エネーブル信号ＲＥを受けてメモリ
セル１２０からデータを読出す際の読出動作を制御する
読出制御回路１００と、データバスから出力されるデー
タ及び書込エネーブル信号ＷＥを入力とし、メモリセル
１２０にデータを書込む際の書込動作を制御する書込制
御回路１３０と、を備えている。
【０００５】また、このＳＲＡＭは、図２に示すよう
に、メモリセル１２０からデータを読出したり、メモリ
セル１２０にデータを書込んだりする際にビット線選択
トランジスタであるＮＭＯＳトランジスタ３５、４０を
選択するためのＹアドレス発生回路９５も備えている。
に、メモリセル１２０からデータを読出したり、メモリ
セル１２０にデータを書込んだりする際にビット線選択
トランジスタであるＮＭＯＳトランジスタ３５、４０を
選択するためのＹアドレス発生回路９５も備えている。
【０００６】メモリセル１２０はインバータ２０とイン
バータ２５とからなるラッチ構造を有しており、したが
ってノードＡ及びノードＢには、相互に異なる論理状態
を有する信号が設定される。
バータ２５とからなるラッチ構造を有しており、したが
ってノードＡ及びノードＢには、相互に異なる論理状態
を有する信号が設定される。
【０００７】読出制御回路１００は、読出エネーブル信
号ＲＥにより制御され、ビット線バーＢＬ上の信号の電
圧レベルを整形（例えば増幅）してデータバスへ送る整
形手段としてのインバータで構成されている。
号ＲＥにより制御され、ビット線バーＢＬ上の信号の電
圧レベルを整形（例えば増幅）してデータバスへ送る整
形手段としてのインバータで構成されている。
【０００８】書込制御回路１３０は、ドレイン端子がノ
ードＮ３に接続され、ソース端子に電源電圧ＶＣＣを受
けるＰＭＯＳトランジスタ４５と、ドレイン端子がノー
ドＮ４に接続され、ソース端子に電源電圧ＶＣＣを受け
るＰＭＯＳトランジスタ６０と、各ドレイン端子とゲー
ト端子がそれぞれ交差接続されたＰＭＯＳトランジスタ
５０、５５と、ＰＭＯＳトランジスタ５０、５５のドレ
イン端子と接地電圧ＶＳＳ端との間に設けられたプルダ
ウン用ＮＭＯＳトランジスタ７５、８０と、を備えてい
る。ＮＭＯＳトランジスタ７５のゲート端子はＮＯＲゲ
ート７０の出力端子と接続されており、ＮＯＲゲート７
０には、データバスから出力されるデータとインバータ
６５による反転後の書込エネーブル信号ＷＥとが入力さ
れる。また、ＮＭＯＳトランジスタ８０のゲート端子は
ＮＯＲゲート８５の出力端子と接続されており、ＮＯＲ
ゲート８５には、ＮＯＲゲート７０の出力信号とインバ
ータ６５による反転後の書込エネーブル信号ＷＥとが入
力される。
ードＮ３に接続され、ソース端子に電源電圧ＶＣＣを受
けるＰＭＯＳトランジスタ４５と、ドレイン端子がノー
ドＮ４に接続され、ソース端子に電源電圧ＶＣＣを受け
るＰＭＯＳトランジスタ６０と、各ドレイン端子とゲー
ト端子がそれぞれ交差接続されたＰＭＯＳトランジスタ
５０、５５と、ＰＭＯＳトランジスタ５０、５５のドレ
イン端子と接地電圧ＶＳＳ端との間に設けられたプルダ
ウン用ＮＭＯＳトランジスタ７５、８０と、を備えてい
る。ＮＭＯＳトランジスタ７５のゲート端子はＮＯＲゲ
ート７０の出力端子と接続されており、ＮＯＲゲート７
０には、データバスから出力されるデータとインバータ
６５による反転後の書込エネーブル信号ＷＥとが入力さ
れる。また、ＮＭＯＳトランジスタ８０のゲート端子は
ＮＯＲゲート８５の出力端子と接続されており、ＮＯＲ
ゲート８５には、ＮＯＲゲート７０の出力信号とインバ
ータ６５による反転後の書込エネーブル信号ＷＥとが入
力される。
【０００９】このような図２に示すＳＲＡＭにおいて、
データ読出モードでもデータ書込モードでもない場合、
読出エネーブル信号ＲＥ及び書込エネーブル信号ＷＥは
論理“ロウ”を維持する。そして、読出エネーブル信号
ＲＥ及び書込エネーブル信号ＷＥが論理“ロウ”を維持
する場合、プリチャージ信号ＰＣＧＢは論理“ロウ”状
態を維持する。これにより、プリチャージ回路１１０の
ＰＭＯＳトランジスタ５、１０が導通し、また、書込制
御回路１３０のＰＭＯＳトランジスタ４５、６０も導通
する。プリチャージ回路１１０のＰＭＯＳトランジスタ
５、１０の各ソース端子及び書込制御回路１３０のＰＭ
ＯＳトランジスタ４５、６０の各ソース端子には電源電
圧ＶＣＣがそれぞれ印加されているので、プリチャージ
信号ＰＣＧＢが論理“ロウ”で入力されることにより、
ノードＮ１、Ｎ２、Ｎ３、Ｎ４は電源電圧レベルにプリ
チャージされる。
データ読出モードでもデータ書込モードでもない場合、
読出エネーブル信号ＲＥ及び書込エネーブル信号ＷＥは
論理“ロウ”を維持する。そして、読出エネーブル信号
ＲＥ及び書込エネーブル信号ＷＥが論理“ロウ”を維持
する場合、プリチャージ信号ＰＣＧＢは論理“ロウ”状
態を維持する。これにより、プリチャージ回路１１０の
ＰＭＯＳトランジスタ５、１０が導通し、また、書込制
御回路１３０のＰＭＯＳトランジスタ４５、６０も導通
する。プリチャージ回路１１０のＰＭＯＳトランジスタ
５、１０の各ソース端子及び書込制御回路１３０のＰＭ
ＯＳトランジスタ４５、６０の各ソース端子には電源電
圧ＶＣＣがそれぞれ印加されているので、プリチャージ
信号ＰＣＧＢが論理“ロウ”で入力されることにより、
ノードＮ１、Ｎ２、Ｎ３、Ｎ４は電源電圧レベルにプリ
チャージされる。
【００１０】一方、読出エネーブル信号ＲＥが論理“ハ
イ”となり読出モードが実行されると、プリチャージ信
号ＰＣＧＢは論理“ハイ”になる。これにより、プリチ
ャージ回路１１０のＰＭＯＳトランジスタ５、１０及び
書込制御回路１３０のＰＭＯＳトランジスタ４５、６０
はＯＦＦとなる。したがって、メモリセル１２０に記憶
されたデータに従ってノードＮ１、Ｎ２の論理状態が変
化する。
イ”となり読出モードが実行されると、プリチャージ信
号ＰＣＧＢは論理“ハイ”になる。これにより、プリチ
ャージ回路１１０のＰＭＯＳトランジスタ５、１０及び
書込制御回路１３０のＰＭＯＳトランジスタ４５、６０
はＯＦＦとなる。したがって、メモリセル１２０に記憶
されたデータに従ってノードＮ１、Ｎ２の論理状態が変
化する。
【００１１】また、書込エネーブル信号ＷＥが論理“ハ
イ”となり書込モードが実行される場合も、プリチャー
ジ信号ＰＣＧＢは論理“ハイ”になる。これにより、プ
リチャージ回路１１０のＰＭＯＳトランジスタ５、１０
及び書込制御回路１３０のＰＭＯＳトランジスタ４５、
６０はＯＦＦとなる。したがって、書込制御回路１３０
から出力されるデータに従ってノードＮ３、Ｎ４の論理
状態が変化する。
イ”となり書込モードが実行される場合も、プリチャー
ジ信号ＰＣＧＢは論理“ハイ”になる。これにより、プ
リチャージ回路１１０のＰＭＯＳトランジスタ５、１０
及び書込制御回路１３０のＰＭＯＳトランジスタ４５、
６０はＯＦＦとなる。したがって、書込制御回路１３０
から出力されるデータに従ってノードＮ３、Ｎ４の論理
状態が変化する。
【００１２】尚、これら書込エネーブル信号ＷＥ及び読
出エネーブル信号ＲＥが同時に論理“ハイ”を維持する
場合はないことは、当該分野で通常の知識をもつもので
あれば容易に理解できるところである。
出エネーブル信号ＲＥが同時に論理“ハイ”を維持する
場合はないことは、当該分野で通常の知識をもつもので
あれば容易に理解できるところである。
【００１３】ところで、プリチャージ信号ＰＣＧＢが論
理“ロウ”を維持している場合、Ｘアドレス発生回路９
０及びＹアドレス発生回路９５から出力されるＸアドレ
ス信号Ｘ０、……、Ｘｉ及びＹアドレス信号Ｙ０、…
…、Ｙｉは、論理“ロウ”を維持する。一方、プリチャ
ージ信号ＰＣＧＢが論理“ハイ”を維持している場合、
Ｘアドレス信号Ｘ０、……、Ｘｉのうちいずれか１つ
と、Ｙアドレス信号Ｙ０、……、Ｙｉのうちいずれか１
つとが、それぞれ論理“ハイ”になる。そして、これら
アドレス信号によって指定された該当メモリセルについ
て、読出又は書込動作が実行される。
理“ロウ”を維持している場合、Ｘアドレス発生回路９
０及びＹアドレス発生回路９５から出力されるＸアドレ
ス信号Ｘ０、……、Ｘｉ及びＹアドレス信号Ｙ０、…
…、Ｙｉは、論理“ロウ”を維持する。一方、プリチャ
ージ信号ＰＣＧＢが論理“ハイ”を維持している場合、
Ｘアドレス信号Ｘ０、……、Ｘｉのうちいずれか１つ
と、Ｙアドレス信号Ｙ０、……、Ｙｉのうちいずれか１
つとが、それぞれ論理“ハイ”になる。そして、これら
アドレス信号によって指定された該当メモリセルについ
て、読出又は書込動作が実行される。
【００１４】このような従来におけるＳＲＡＭの動作に
ついて、図２〜図４を参照してより詳しく説明する。
ついて、図２〜図４を参照してより詳しく説明する。
【００１５】メモリセル１２０へデータを書込む場合、
書込エネーブル信号ＷＥは論理“ハイ”に維持される。
このとき、その前のプリチャージ信号ＰＣＧＢの論理
“ロウ”により、ノードＮ１、Ｎ２、Ｎ３、Ｎ４は電源
電圧レベルにプリチャージされており、その後に書込エ
ネーブル信号ＷＥが論理“ハイ”として活性化される
と、ＳＲＡＭは書込モードに入る。
書込エネーブル信号ＷＥは論理“ハイ”に維持される。
このとき、その前のプリチャージ信号ＰＣＧＢの論理
“ロウ”により、ノードＮ１、Ｎ２、Ｎ３、Ｎ４は電源
電圧レベルにプリチャージされており、その後に書込エ
ネーブル信号ＷＥが論理“ハイ”として活性化される
と、ＳＲＡＭは書込モードに入る。
【００１６】まず、データバスから伝送されるデータが
“１”つまり論理“ハイ”の場合、ＮＯＲゲート７０の
出力信号は論理“ロウ”になり、これによりＮＭＯＳト
ランジスタ７５はＯＦＦとなる。それと共にＮＯＲゲー
ト８５の出力信号は論理“ハイ”になり、これによりＮ
ＭＯＳトランジスタ８０はＯＮとなって導通する。この
ＮＭＯＳトランジスタ８０のＯＮでノードＮ４が論理
“ロウ”となり、したがってＰＭＯＳトランジスタ５０
は導通する。そしてＰＭＯＳトランジスタ５０のＯＮで
ノードＮ３が論理“ハイ”となり、これによってＰＭＯ
Ｓトランジスタ５５はＯＦＦとなる。
“１”つまり論理“ハイ”の場合、ＮＯＲゲート７０の
出力信号は論理“ロウ”になり、これによりＮＭＯＳト
ランジスタ７５はＯＦＦとなる。それと共にＮＯＲゲー
ト８５の出力信号は論理“ハイ”になり、これによりＮ
ＭＯＳトランジスタ８０はＯＮとなって導通する。この
ＮＭＯＳトランジスタ８０のＯＮでノードＮ４が論理
“ロウ”となり、したがってＰＭＯＳトランジスタ５０
は導通する。そしてＰＭＯＳトランジスタ５０のＯＮで
ノードＮ３が論理“ハイ”となり、これによってＰＭＯ
Ｓトランジスタ５５はＯＦＦとなる。
【００１７】このとき、上述したようにＸアドレス信号
Ｘ０、……、Ｘｉのうちいずれか１つと、Ｙアドレス信
号Ｙ０、……、Ｙｉのうちいずれか１つとが論理“ハ
イ”になり、いずれかのメモリセル１２０が指定される
（図２には指定される１つのメモリセルのみを代表的に
示している）。すなわち、指定されたＮＭＯＳトランジ
スタ３５及びＮＭＯＳトランジスタ４０がＯＮとなり、
ノードＮ３に設定された電源電圧レベルの論理“ハイ”
の信号は、ＮＭＯＳトランジスタ３５のしきい電圧Ｖｔ
ｈほど降下してノードＮ１へ伝送される。ただし、ノー
ドＮ１は予め電源電圧レベルにプリチャージされている
ので、図３に示す波形図のように、一定の時間が経過し
た後にＶＣＣ−Ｖｔｈになる。一方、書込制御回路１３
０のノードＮ４は論理“ロウ”となっているので、ＮＭ
ＯＳトランジスタ４０による電圧降下は関係しない。し
たがって、ノードＮ２には論理“ロウ”の信号がそのま
ま伝送される。
Ｘ０、……、Ｘｉのうちいずれか１つと、Ｙアドレス信
号Ｙ０、……、Ｙｉのうちいずれか１つとが論理“ハ
イ”になり、いずれかのメモリセル１２０が指定される
（図２には指定される１つのメモリセルのみを代表的に
示している）。すなわち、指定されたＮＭＯＳトランジ
スタ３５及びＮＭＯＳトランジスタ４０がＯＮとなり、
ノードＮ３に設定された電源電圧レベルの論理“ハイ”
の信号は、ＮＭＯＳトランジスタ３５のしきい電圧Ｖｔ
ｈほど降下してノードＮ１へ伝送される。ただし、ノー
ドＮ１は予め電源電圧レベルにプリチャージされている
ので、図３に示す波形図のように、一定の時間が経過し
た後にＶＣＣ−Ｖｔｈになる。一方、書込制御回路１３
０のノードＮ４は論理“ロウ”となっているので、ＮＭ
ＯＳトランジスタ４０による電圧降下は関係しない。し
たがって、ノードＮ２には論理“ロウ”の信号がそのま
ま伝送される。
【００１８】以上の結果、メモリセル１２０のノードＢ
にはノードＮ２に設定された論理“ロウ”の信号が伝送
され、メモリセル１２０がインバータ２０とインバータ
２５とからなるラッチ形態であるので、ノードＡには論
理“ハイ”の信号が設定される。すなわち、ノードＮ１
に設定されるＶＣＣ−ＶｔｈがノードＡへ伝達されるに
もかかわらず、インバータ２０及びインバータ２５の動
作によってノードＡには電源電圧レベルが設定される。
したがって、メモリセル１２０に対する正確な書込動作
が行われる。
にはノードＮ２に設定された論理“ロウ”の信号が伝送
され、メモリセル１２０がインバータ２０とインバータ
２５とからなるラッチ形態であるので、ノードＡには論
理“ハイ”の信号が設定される。すなわち、ノードＮ１
に設定されるＶＣＣ−ＶｔｈがノードＡへ伝達されるに
もかかわらず、インバータ２０及びインバータ２５の動
作によってノードＡには電源電圧レベルが設定される。
したがって、メモリセル１２０に対する正確な書込動作
が行われる。
【００１９】次に、データバスから伝送されるデータが
“０”つまり論理“ロウ”の場合、ＮＯＲゲート７０の
出力信号が論理“ハイ”になり、これによりＮＭＯＳト
ランジスタ７５はＯＮとなって導通する。それと共にＮ
ＯＲゲート８５の出力信号は論理“ロウ”になり、これ
によりＮＭＯＳトランジスタ８０はＯＦＦとなる。ＮＭ
ＯＳトランジスタ７５のＯＮでノードＮ３は論理“ロ
ウ”になり、したがってＰＭＯＳトランジスタ５５が導
通する。このＰＭＯＳトランジスタ５５のＯＮによって
ノードＮ４は論理“ハイ”になり、その結果、ＰＭＯＳ
トランジスタ５０はＯＦＦとなる。
“０”つまり論理“ロウ”の場合、ＮＯＲゲート７０の
出力信号が論理“ハイ”になり、これによりＮＭＯＳト
ランジスタ７５はＯＮとなって導通する。それと共にＮ
ＯＲゲート８５の出力信号は論理“ロウ”になり、これ
によりＮＭＯＳトランジスタ８０はＯＦＦとなる。ＮＭ
ＯＳトランジスタ７５のＯＮでノードＮ３は論理“ロ
ウ”になり、したがってＰＭＯＳトランジスタ５５が導
通する。このＰＭＯＳトランジスタ５５のＯＮによって
ノードＮ４は論理“ハイ”になり、その結果、ＰＭＯＳ
トランジスタ５０はＯＦＦとなる。
【００２０】このとき、前述のデータ１の場合と同様に
Ｘアドレス信号Ｘ０、……、Ｘｉのうちいずれか１つ
と、Ｙアドレス信号Ｙ０、……、Ｙｉのうちいずれか１
つとが論理“ハイ”になり、メモリセル１２０が指定さ
れる。したがって、ＮＭＯＳトランジスタ３５及びＮＭ
ＯＳトランジスタ４０がＯＮし、ノードＮ４に設定され
た電源電圧レベルの論理“ハイ”の信号は、ＮＭＯＳト
ランジスタ４０のしきい電圧Ｖｔｈほど降下してノード
Ｎ２へ伝送される。ただし、ノードＮ２は予め電源電圧
レベルにプリチャージされているので、一定時間経過後
にＶＣＣ−Ｖｔｈになる。一方、書込制御回路１３０の
ノードＮ３は論理“ロウ”となるので、ＮＭＯＳトラン
ジスタ３５による電圧降下は関係しない。したがって、
ノードＮ１には論理“ロウ”の信号がそのまま伝送され
る。
Ｘアドレス信号Ｘ０、……、Ｘｉのうちいずれか１つ
と、Ｙアドレス信号Ｙ０、……、Ｙｉのうちいずれか１
つとが論理“ハイ”になり、メモリセル１２０が指定さ
れる。したがって、ＮＭＯＳトランジスタ３５及びＮＭ
ＯＳトランジスタ４０がＯＮし、ノードＮ４に設定され
た電源電圧レベルの論理“ハイ”の信号は、ＮＭＯＳト
ランジスタ４０のしきい電圧Ｖｔｈほど降下してノード
Ｎ２へ伝送される。ただし、ノードＮ２は予め電源電圧
レベルにプリチャージされているので、一定時間経過後
にＶＣＣ−Ｖｔｈになる。一方、書込制御回路１３０の
ノードＮ３は論理“ロウ”となるので、ＮＭＯＳトラン
ジスタ３５による電圧降下は関係しない。したがって、
ノードＮ１には論理“ロウ”の信号がそのまま伝送され
る。
【００２１】以上の結果、メモリセル１２０のノードＡ
にはノードＮ１に設定された論理“ロウ”の信号が伝送
され、メモリセル１２０がインバータ２０とインバータ
２５とからなるラッチ形態であるので、ノードＢには論
理“ハイ”の信号が設定される。すなわち、ノードＮ２
に設定されるＶＣＣ−ＶｔｈがノードＢへ伝達されるに
もかかわらず、インバータ２０及びインバータ２５の動
作によってノードＢには電源電圧レベルが設定される。
したがって、メモリセル１２０に対する正確な書込動作
が行われる。
にはノードＮ１に設定された論理“ロウ”の信号が伝送
され、メモリセル１２０がインバータ２０とインバータ
２５とからなるラッチ形態であるので、ノードＢには論
理“ハイ”の信号が設定される。すなわち、ノードＮ２
に設定されるＶＣＣ−ＶｔｈがノードＢへ伝達されるに
もかかわらず、インバータ２０及びインバータ２５の動
作によってノードＢには電源電圧レベルが設定される。
したがって、メモリセル１２０に対する正確な書込動作
が行われる。
【００２２】一方、メモリセル１２０からデータを読出
す場合には、読出エネーブル信号ＲＥが論理“ハイ”に
維持される。このとき、その前にプリチャージ信号ＰＣ
ＧＢが論理“ロウ”とされることにより、ノードＮ１、
Ｎ２、Ｎ３、Ｎ４が電源電圧レベルにプリチャージされ
ており、その後に読出エネーブル信号ＲＥが論理“ハ
イ”に活性化される。そして、Ｘアドレス信号Ｘ０、…
…、Ｘｉのうちいずれか１つと、Ｙアドレス信号Ｙ０、
……、Ｙｉのうちいずれか１つとが論理“ハイ”にな
る。したがって、これらアドレス信号により指定された
メモリセル１２０のデータがノードＮ１及びノードＮ２
に出力される。
す場合には、読出エネーブル信号ＲＥが論理“ハイ”に
維持される。このとき、その前にプリチャージ信号ＰＣ
ＧＢが論理“ロウ”とされることにより、ノードＮ１、
Ｎ２、Ｎ３、Ｎ４が電源電圧レベルにプリチャージされ
ており、その後に読出エネーブル信号ＲＥが論理“ハ
イ”に活性化される。そして、Ｘアドレス信号Ｘ０、…
…、Ｘｉのうちいずれか１つと、Ｙアドレス信号Ｙ０、
……、Ｙｉのうちいずれか１つとが論理“ハイ”にな
る。したがって、これらアドレス信号により指定された
メモリセル１２０のデータがノードＮ１及びノードＮ２
に出力される。
【００２３】メモリセル１２０のノードＡが電源電圧レ
ベルの論理“ハイ”、ノードＢが接地電圧レベルの論理
“ロウ”である場合、ＮＭＯＳトランジスタ１５及びＮ
ＭＯＳトランジスタ３０のＯＮにより、ノードＮ１には
ＮＭＯＳトランジスタ１５のしきい電圧Ｖｔｈほど降下
したＶＣＣ−Ｖｔｈのレベルの信号が設定され、ノード
Ｎ２には論理“ロウ”の信号が設定される。ただし、ノ
ードＮ１は予め電源電圧レベルにプリチャージされてい
るので、一定の時間が経過した後にＶＣＣ−Ｖｔｈが設
定される。
ベルの論理“ハイ”、ノードＢが接地電圧レベルの論理
“ロウ”である場合、ＮＭＯＳトランジスタ１５及びＮ
ＭＯＳトランジスタ３０のＯＮにより、ノードＮ１には
ＮＭＯＳトランジスタ１５のしきい電圧Ｖｔｈほど降下
したＶＣＣ−Ｖｔｈのレベルの信号が設定され、ノード
Ｎ２には論理“ロウ”の信号が設定される。ただし、ノ
ードＮ１は予め電源電圧レベルにプリチャージされてい
るので、一定の時間が経過した後にＶＣＣ−Ｖｔｈが設
定される。
【００２４】この場合、書込制御回路１３０のノードＮ
３は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
て一定の時間が経過してからＶＣＣ−Ｖｔｈとなる。そ
して、ノードＮ４に設定される論理“ロウ”の信号が読
出制御回路１００に入力され、したがって論理“ハイ”
のデータがデータバスに出力される。
３は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
て一定の時間が経過してからＶＣＣ−Ｖｔｈとなる。そ
して、ノードＮ４に設定される論理“ロウ”の信号が読
出制御回路１００に入力され、したがって論理“ハイ”
のデータがデータバスに出力される。
【００２５】これに対し、メモリセル１２０のノードＡ
が接地電圧レベルの論理“ロウ”、ノードＢが電源電圧
レベルの論理“ハイ”である場合、ＮＭＯＳトランジス
タ１５及びＮＭＯＳトランジスタ３０のＯＮにより、ノ
ードＮ１には論理“ロウ”の信号が設定され、ノードＮ
２にはＮＭＯＳトランジスタ３０のしきい電圧Ｖｔｈほ
ど降下したＶＣＣ−Ｖｔｈのレベルの信号が設定され
る。ただし、ノードＮ２は予め電源電圧レベルにプリチ
ャージされているので、図４に示す波形図のように、一
定の時間が経過した後にＶＣＣ−Ｖｔｈが設定される。
が接地電圧レベルの論理“ロウ”、ノードＢが電源電圧
レベルの論理“ハイ”である場合、ＮＭＯＳトランジス
タ１５及びＮＭＯＳトランジスタ３０のＯＮにより、ノ
ードＮ１には論理“ロウ”の信号が設定され、ノードＮ
２にはＮＭＯＳトランジスタ３０のしきい電圧Ｖｔｈほ
ど降下したＶＣＣ−Ｖｔｈのレベルの信号が設定され
る。ただし、ノードＮ２は予め電源電圧レベルにプリチ
ャージされているので、図４に示す波形図のように、一
定の時間が経過した後にＶＣＣ−Ｖｔｈが設定される。
【００２６】この場合、書込制御回路１３０のノードＮ
４は、予め電源電圧レベルの論理“ハイ”にプリチャー
ジさたれた後、読出エネーブル信号ＲＥが論理“ハイ”
になってから一定の時間が経過すると、図４に示す波形
図のように、ＶＣＣ−Ｖｔｈとなる。そして、ノードＮ
４に設定されたＶＣＣ−Ｖｔｈの電圧レベルを有する信
号が読出制御回路１００に入力され、したがって論理
“ロウ”のデータがデータバスに出力される。
４は、予め電源電圧レベルの論理“ハイ”にプリチャー
ジさたれた後、読出エネーブル信号ＲＥが論理“ハイ”
になってから一定の時間が経過すると、図４に示す波形
図のように、ＶＣＣ−Ｖｔｈとなる。そして、ノードＮ
４に設定されたＶＣＣ−Ｖｔｈの電圧レベルを有する信
号が読出制御回路１００に入力され、したがって論理
“ロウ”のデータがデータバスに出力される。
【００２７】このときの読出時間、すなわち、読出エネ
ーブル信号ＲＥが論理“ハイ”として活性化されている
時間が長いと、ノードＮ４はプリチャージレベルからＶ
ＣＣ−Ｖｔｈになる。この状態において、供給電圧が高
ければ、すなわち読出制御回路１００のインバータにお
ける論理しきい値以上の電圧をノードＮ４がもてるだけ
の電圧が供給されれば、正確な読出動作を遂行できる。
また、供給電圧が低くても、読出エネーブル信号ＲＥが
論理“ハイを維持する時間が短ければ、すなわち、書込
制御回路１３０のノードＮ４がＶＣＣ−Ｖｔｈの電圧レ
ベルまで放電される前に読出動作が完了すれば、正確な
読出動作を遂行できる。
ーブル信号ＲＥが論理“ハイ”として活性化されている
時間が長いと、ノードＮ４はプリチャージレベルからＶ
ＣＣ−Ｖｔｈになる。この状態において、供給電圧が高
ければ、すなわち読出制御回路１００のインバータにお
ける論理しきい値以上の電圧をノードＮ４がもてるだけ
の電圧が供給されれば、正確な読出動作を遂行できる。
また、供給電圧が低くても、読出エネーブル信号ＲＥが
論理“ハイを維持する時間が短ければ、すなわち、書込
制御回路１３０のノードＮ４がＶＣＣ−Ｖｔｈの電圧レ
ベルまで放電される前に読出動作が完了すれば、正確な
読出動作を遂行できる。
【００２８】しかしながら、供給電圧が低く、読出エネ
ーブル信号ＲＥが論理“ハイ”を維持する時間が長い場
合、すなわち、低電源電圧及び低周波数領域において読
出動作を遂行する場合には、読出エネーブル信号ＲＥが
論理“ハイ”を維持する時間内にノードＮ４の電圧がＶ
ＣＣ−Ｖｔｈまで放電され、この電圧レベルが、低電源
電圧のために読出制御回路１００のインバータにおける
論理しきい値を越えない可能性がある。その結果、読出
制御回路１００のインバータの動作が不安定になってデ
ータ読出に誤動作を生じるという問題がある。
ーブル信号ＲＥが論理“ハイ”を維持する時間が長い場
合、すなわち、低電源電圧及び低周波数領域において読
出動作を遂行する場合には、読出エネーブル信号ＲＥが
論理“ハイ”を維持する時間内にノードＮ４の電圧がＶ
ＣＣ−Ｖｔｈまで放電され、この電圧レベルが、低電源
電圧のために読出制御回路１００のインバータにおける
論理しきい値を越えない可能性がある。その結果、読出
制御回路１００のインバータの動作が不安定になってデ
ータ読出に誤動作を生じるという問題がある。
【００２９】
【発明が解決しようとする課題】したがって本発明で
は、低電圧及び低周波数領域でも安定してデータ読出動
作を行えるようなＳＲＡＭの提供を目的とする。また、
低電圧及び低周波数領域においても安定した動作を遂行
し得るＳＲＡＭの読出制御回路を提供することを目的と
する。
は、低電圧及び低周波数領域でも安定してデータ読出動
作を行えるようなＳＲＡＭの提供を目的とする。また、
低電圧及び低周波数領域においても安定した動作を遂行
し得るＳＲＡＭの読出制御回路を提供することを目的と
する。
【００３０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ＳＲＡＭにおいて、プリチャージ信
号に応じてビット線をプリチャージするプリチャージ回
路と、ワード線及びビット線に接続されてデータを記憶
するメモリセルと、ワード線を選択するためのＸアドレ
ス発生回路と、ビット線を選択するためのＹアドレス発
生回路と、読出エネーブル信号により制御されてメモリ
セルからビット線に送られたデータを受けてレベル整形
して出力するための整形手段、及びビット線に接続さ
れ、データ読出時にビット線上の信号をラッチして整形
手段の論理しきい値に対する正確な電圧を維持させるラ
ッチ手段からなる読出制御回路と、ビット線に接続さ
れ、書込エネーブル信号により制御されてメモリセルに
データを書込む書込制御回路と、を少なくとも備えるこ
とを特徴とする。
るために本発明は、ＳＲＡＭにおいて、プリチャージ信
号に応じてビット線をプリチャージするプリチャージ回
路と、ワード線及びビット線に接続されてデータを記憶
するメモリセルと、ワード線を選択するためのＸアドレ
ス発生回路と、ビット線を選択するためのＹアドレス発
生回路と、読出エネーブル信号により制御されてメモリ
セルからビット線に送られたデータを受けてレベル整形
して出力するための整形手段、及びビット線に接続さ
れ、データ読出時にビット線上の信号をラッチして整形
手段の論理しきい値に対する正確な電圧を維持させるラ
ッチ手段からなる読出制御回路と、ビット線に接続さ
れ、書込エネーブル信号により制御されてメモリセルに
データを書込む書込制御回路と、を少なくとも備えるこ
とを特徴とする。
【００３１】さらに、このようなＳＲＡＭにおける読出
制御回路のラッチ手段について、ビット線上の信号をそ
れぞれ入力とし、且つ出力信号が相手の入力とされる２
つのＮＯＲゲートから構成することを特徴とする。
制御回路のラッチ手段について、ビット線上の信号をそ
れぞれ入力とし、且つ出力信号が相手の入力とされる２
つのＮＯＲゲートから構成することを特徴とする。
【００３２】
【実施例】以下、本発明の実施例について添付の図１を
参照して詳細に説明する。尚、従来と共通する部分には
同じ符号を付し、重複する説明は適宜省略する。
参照して詳細に説明する。尚、従来と共通する部分には
同じ符号を付し、重複する説明は適宜省略する。
【００３３】図１に示すＳＲＡＭは、ビット線ＢＬ、バ
ーＢＬをプリチャージするためのプリチャージ制御回路
１１０と、Ｘアドレスによって指定されるワード線ＷＬ
の制御を受けるＮＭＯＳトランジスタ１５、３０を介し
てデータを記憶するメモリセル１２０と、ビット線Ｂ
Ｌ、バーＢＬに接続され、読出エネーブル信号ＲＥを受
けてメモリセル１２０からデータを読出す際の読出動作
を制御する読出制御回路１０５と、データバスから出力
されるデータ及び書込エネーブル信号ＷＥを入力とし、
メモリセル１２０にデータを書込む際の書込動作を制御
する書込制御回路１３０と、を備えている。
ーＢＬをプリチャージするためのプリチャージ制御回路
１１０と、Ｘアドレスによって指定されるワード線ＷＬ
の制御を受けるＮＭＯＳトランジスタ１５、３０を介し
てデータを記憶するメモリセル１２０と、ビット線Ｂ
Ｌ、バーＢＬに接続され、読出エネーブル信号ＲＥを受
けてメモリセル１２０からデータを読出す際の読出動作
を制御する読出制御回路１０５と、データバスから出力
されるデータ及び書込エネーブル信号ＷＥを入力とし、
メモリセル１２０にデータを書込む際の書込動作を制御
する書込制御回路１３０と、を備えている。
【００３４】この例における読出制御回路１０５は、ビ
ット線ＢＬの信号及びＮＯＲゲート１５０の出力信号を
入力とするＮＯＲゲート１４０と、ＮＯＲゲート１４０
の出力信号及びビット線バーＢＬの信号を入力とするＮ
ＯＲゲート１５０とを用いたラッチ手段を有しており、
その出力端に、読出エネーブル信号ＲＥの制御を受ける
図２に示したものと同様のインバータ１１５を設けた構
成とされている。この読出制御回路１０５のラッチ手段
がインバータ１１５における論理しきい値に対する十分
で正確な電圧を設定し、安定した読出動作を可能とす
る。
ット線ＢＬの信号及びＮＯＲゲート１５０の出力信号を
入力とするＮＯＲゲート１４０と、ＮＯＲゲート１４０
の出力信号及びビット線バーＢＬの信号を入力とするＮ
ＯＲゲート１５０とを用いたラッチ手段を有しており、
その出力端に、読出エネーブル信号ＲＥの制御を受ける
図２に示したものと同様のインバータ１１５を設けた構
成とされている。この読出制御回路１０５のラッチ手段
がインバータ１１５における論理しきい値に対する十分
で正確な電圧を設定し、安定した読出動作を可能とす
る。
【００３５】この図１に示すＳＲＡＭにおけるデータ書
込動作は、従来技術と同様なのでその詳細な説明は省略
する。
込動作は、従来技術と同様なのでその詳細な説明は省略
する。
【００３６】この例のＳＲＡＭにおいて、代表的に示し
たメモリセル１２０からデータを読出す場合、読出エネ
ーブル信号ＲＥが論理“ハイ”になる前にプリチャージ
信号ＰＣＧＢが論理“ロウ”とされることにより、ノー
ドＮ１、Ｎ２、Ｎ３、Ｎ４は電源電圧レベルにプリチャ
ージされる。その後、読出エネーブル信号ＲＥが論理
“ハイ”に活性化されると、Ｘアドレス発生回路９０及
びＹアドレス発生回路９５から出力されるＸアドレス信
号Ｘ０、……、Ｘｉ及びＹアドレス信号Ｙ０、……、Ｙ
ｉのうち、それぞれいずれか１つが論理“ハイ”にな
る。そして、これらアドレス信号により指定されたメモ
リセル１２０からデータがノードＮ１及びＮ２に出力さ
れる。
たメモリセル１２０からデータを読出す場合、読出エネ
ーブル信号ＲＥが論理“ハイ”になる前にプリチャージ
信号ＰＣＧＢが論理“ロウ”とされることにより、ノー
ドＮ１、Ｎ２、Ｎ３、Ｎ４は電源電圧レベルにプリチャ
ージされる。その後、読出エネーブル信号ＲＥが論理
“ハイ”に活性化されると、Ｘアドレス発生回路９０及
びＹアドレス発生回路９５から出力されるＸアドレス信
号Ｘ０、……、Ｘｉ及びＹアドレス信号Ｙ０、……、Ｙ
ｉのうち、それぞれいずれか１つが論理“ハイ”にな
る。そして、これらアドレス信号により指定されたメモ
リセル１２０からデータがノードＮ１及びＮ２に出力さ
れる。
【００３７】このとき、メモリセル１２０のノードＡが
接地電圧レベルの論理“ロウ”、ノードＢが電源電圧レ
ベルの論理“ハイ”である場合、すなわち、メモリセル
１２０のデータが“０”つまり論理“ロウ”の場合、Ｎ
ＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ３０
のＯＮにより、ノードＮ１には論理“ロウ”の信号が設
定され、ノードＮ２にはＮＭＯＳトランジスタ３０のし
きい電圧Ｖｔｈほど降下したＶＣＣ−Ｖｔｈのレベルの
信号が設定される。ただし、ノードＮ２は予め電源電圧
レベルにプリチャージされているので、一定の時間が経
過した後に、図４で示したようにＶＣＣ−Ｖｔｈが設定
される。
接地電圧レベルの論理“ロウ”、ノードＢが電源電圧レ
ベルの論理“ハイ”である場合、すなわち、メモリセル
１２０のデータが“０”つまり論理“ロウ”の場合、Ｎ
ＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ３０
のＯＮにより、ノードＮ１には論理“ロウ”の信号が設
定され、ノードＮ２にはＮＭＯＳトランジスタ３０のし
きい電圧Ｖｔｈほど降下したＶＣＣ−Ｖｔｈのレベルの
信号が設定される。ただし、ノードＮ２は予め電源電圧
レベルにプリチャージされているので、一定の時間が経
過した後に、図４で示したようにＶＣＣ−Ｖｔｈが設定
される。
【００３８】この場合、書込制御回路１３０のノードＮ
４は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
てから一定の時間が経過すると、図４で示したようにし
てＶＣＣ−Ｖｔｈとなる。一方、書込制御回路１３０の
ノードＮ３は、電源電圧レベルの論理“ハイ”にプリチ
ャージされた後、読出エネーブル信号ＲＥが論理“ハ
イ”になってから論理“ロウ”となる。
４は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
てから一定の時間が経過すると、図４で示したようにし
てＶＣＣ−Ｖｔｈとなる。一方、書込制御回路１３０の
ノードＮ３は、電源電圧レベルの論理“ハイ”にプリチ
ャージされた後、読出エネーブル信号ＲＥが論理“ハ
イ”になってから論理“ロウ”となる。
【００３９】言い換えれば、ノードＮ３及びノードＮ４
が論理“ハイ”となっている状態で読出エネーブル信号
ＲＥは論理“ハイ”に活性化される。つまり、読出制御
回路１０５のＮＯＲゲート１５０にはノードＮ４に設定
された論理“ハイ”の信号が、またＮＯＲゲート１４０
にはノードＮ３に設定された論理“ハイ”の信号がそれ
ぞれ入力されている状態で読出エネーブル信号ＲＥが論
理“ハイ”に活性化され、そしてノードＮ３が論理“ロ
ウ”になる。
が論理“ハイ”となっている状態で読出エネーブル信号
ＲＥは論理“ハイ”に活性化される。つまり、読出制御
回路１０５のＮＯＲゲート１５０にはノードＮ４に設定
された論理“ハイ”の信号が、またＮＯＲゲート１４０
にはノードＮ３に設定された論理“ハイ”の信号がそれ
ぞれ入力されている状態で読出エネーブル信号ＲＥが論
理“ハイ”に活性化され、そしてノードＮ３が論理“ロ
ウ”になる。
【００４０】すると、ＮＯＲゲート１４０にはノードＮ
３の論理“ロウ”の信号とＮＯＲゲート１５０の論理
“ロウ”の出力信号とが入力されるので、ＮＯＲゲート
１４０の出力信号は論理“ハイ”になる。したがって、
この時点でＮＯＲゲート１５０にはノードＮ４の信号と
ＮＯＲゲート１４０の論理“ハイ”の出力信号とが入力
されることになる。ＮＯＲゲートの特性上、いずれか１
つの入力が論理“ハイ”であれば、その出力は常に論理
“ロウ”となるので、ノードＮ４の電圧が一定の時間通
過後にＶＣＣ−Ｖｔｈへ低くなっても、ＮＯＲゲート１
５０の出力信号が論理変化することはない。その結果、
読出制御回路１０５のインバータ１１５に入力される信
号は、インバータ１１５における論理しきい値に対し十
分で正確な電圧レベルをもったものとなり、安定した読
出動作が可能となる。
３の論理“ロウ”の信号とＮＯＲゲート１５０の論理
“ロウ”の出力信号とが入力されるので、ＮＯＲゲート
１４０の出力信号は論理“ハイ”になる。したがって、
この時点でＮＯＲゲート１５０にはノードＮ４の信号と
ＮＯＲゲート１４０の論理“ハイ”の出力信号とが入力
されることになる。ＮＯＲゲートの特性上、いずれか１
つの入力が論理“ハイ”であれば、その出力は常に論理
“ロウ”となるので、ノードＮ４の電圧が一定の時間通
過後にＶＣＣ−Ｖｔｈへ低くなっても、ＮＯＲゲート１
５０の出力信号が論理変化することはない。その結果、
読出制御回路１０５のインバータ１１５に入力される信
号は、インバータ１１５における論理しきい値に対し十
分で正確な電圧レベルをもったものとなり、安定した読
出動作が可能となる。
【００４１】一方、メモリセル１２０のノードＡが電源
電圧レベルの論理“ハイ”、ノードＢが接地電圧レベル
の論理“ロウ”である場合、すなわち、メモリセル１２
０のセルデータが“１”つまり論理“ハイ”の場合、Ｎ
ＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ３０
のＯＮにより、ノードＮ１にはＮＭＯＳトランジスタ１
５のしきい電圧ほど降下したＶＣＣ−Ｖｔｈのレベルの
信号が設定され、ノードＮ２には論理“ロウ”の信号が
設定される。ただし、ノードＮ１は予め電源電圧レベル
にプリチャージされているので、一定の時間が経過した
後にＶＣＣ−Ｖｔｈが設定される。
電圧レベルの論理“ハイ”、ノードＢが接地電圧レベル
の論理“ロウ”である場合、すなわち、メモリセル１２
０のセルデータが“１”つまり論理“ハイ”の場合、Ｎ
ＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ３０
のＯＮにより、ノードＮ１にはＮＭＯＳトランジスタ１
５のしきい電圧ほど降下したＶＣＣ−Ｖｔｈのレベルの
信号が設定され、ノードＮ２には論理“ロウ”の信号が
設定される。ただし、ノードＮ１は予め電源電圧レベル
にプリチャージされているので、一定の時間が経過した
後にＶＣＣ−Ｖｔｈが設定される。
【００４２】この場合、書込制御回路１３０のノードＮ
３は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
てから一定の時間が経過するとＶＣＣ−Ｖｔｈとなる。
また、書込制御回路１３０のノードＮ４は、電源電圧レ
ベルの論理“ハイ”にプリチャージされた後、読出エネ
ーブル信号ＲＥが論理“ハイ”になってから論理“ロ
ウ”となる。
３は、電源電圧レベルの論理“ハイ”にプリチャージさ
れた後、読出エネーブル信号ＲＥが論理“ハイ”になっ
てから一定の時間が経過するとＶＣＣ−Ｖｔｈとなる。
また、書込制御回路１３０のノードＮ４は、電源電圧レ
ベルの論理“ハイ”にプリチャージされた後、読出エネ
ーブル信号ＲＥが論理“ハイ”になってから論理“ロ
ウ”となる。
【００４３】言い換えれば、ノードＮ３及びノードＮ４
が論理“ハイ”となっている状態で読出エネーブル信号
ＲＥは論理“ハイ”に活性化される。つまり、読出制御
回路１０５のＮＯＲゲート１５０にはノードＮ４に設定
された論理“ハイ”の信号が、またＮＯＲゲート１４０
にはノードＮ３に設定された論理“ハイ”の信号がそれ
ぞれ入力されている状態で読出エネーブル信号ＲＥが論
理“ハイ”に活性化され、そしてノードＮ４が論理“ロ
ウ”になる。
が論理“ハイ”となっている状態で読出エネーブル信号
ＲＥは論理“ハイ”に活性化される。つまり、読出制御
回路１０５のＮＯＲゲート１５０にはノードＮ４に設定
された論理“ハイ”の信号が、またＮＯＲゲート１４０
にはノードＮ３に設定された論理“ハイ”の信号がそれ
ぞれ入力されている状態で読出エネーブル信号ＲＥが論
理“ハイ”に活性化され、そしてノードＮ４が論理“ロ
ウ”になる。
【００４４】すると、ＮＯＲゲート１５０にはノードＮ
４の論理“ロウ”の信号とＮＯＲゲート１５０の論理
“ロウ”の出力信号とが入力されるので、ＮＯＲゲート
１５０の出力信号は論理“ハイ”になる。したがって、
この時点でＮＯＲゲート１４０にはノードＮ３の信号と
ＮＯＲゲート１５０の論理“ハイ”の出力信号とが入力
されることになる。ＮＯＲゲートの特性上、いずれか１
つの入力が論理“ハイ”であれば、その出力は常に論理
“ロウ”となるので、ノードＮ３の電圧が一定の時間経
過後にＶＣＣ−Ｖｔｈへ低くなっても、ＮＯＲゲート１
４０の出力信号が論理変化することはない。その結果、
読出制御回路１０５のインバータ１１５に入力される信
号は、インバータ１１５についての論理しきい値に対し
正確に設定されたものとなり、安定した読出動作が可能
となる。
４の論理“ロウ”の信号とＮＯＲゲート１５０の論理
“ロウ”の出力信号とが入力されるので、ＮＯＲゲート
１５０の出力信号は論理“ハイ”になる。したがって、
この時点でＮＯＲゲート１４０にはノードＮ３の信号と
ＮＯＲゲート１５０の論理“ハイ”の出力信号とが入力
されることになる。ＮＯＲゲートの特性上、いずれか１
つの入力が論理“ハイ”であれば、その出力は常に論理
“ロウ”となるので、ノードＮ３の電圧が一定の時間経
過後にＶＣＣ−Ｖｔｈへ低くなっても、ＮＯＲゲート１
４０の出力信号が論理変化することはない。その結果、
読出制御回路１０５のインバータ１１５に入力される信
号は、インバータ１１５についての論理しきい値に対し
正確に設定されたものとなり、安定した読出動作が可能
となる。
【００４５】このように、読出制御回路１０５のＮＯＲ
ゲート１４０、１５０は、ビット線ＢＬ、バーＢＬの論
理“ロウ”により論理状態を決定する安定な論理手段と
しても機能している。つまり、不安定要因となるビット
線の論理“ハイ”ではなく、安定な論理“ロウ”に応じ
て動作を行い、インバータ１１５に対して十分で正確な
電圧レベルの信号を送るものである。
ゲート１４０、１５０は、ビット線ＢＬ、バーＢＬの論
理“ロウ”により論理状態を決定する安定な論理手段と
しても機能している。つまり、不安定要因となるビット
線の論理“ハイ”ではなく、安定な論理“ロウ”に応じ
て動作を行い、インバータ１１５に対して十分で正確な
電圧レベルの信号を送るものである。
【００４６】以上、本発明の一実施例について説明した
が、本発明はこれに限られるものではなく、本発明の技
術的思想の範囲内においてその他にも各種形態で実施可
能である。例えば、読出制御回路において、第１論理状
態を有する信号及び第２論理状態を有する信号を一方の
入力とし、各出力信号を交差させて他方の入力とするＮ
ＯＲゲートを用いているが、これに限らずとも、同様の
ラッチ状態を得られるものであればその他の論理ゲート
を用いることが可能であること等は、当該分野において
通常の知識を有する者であれば、容易に理解できるであ
ろう。
が、本発明はこれに限られるものではなく、本発明の技
術的思想の範囲内においてその他にも各種形態で実施可
能である。例えば、読出制御回路において、第１論理状
態を有する信号及び第２論理状態を有する信号を一方の
入力とし、各出力信号を交差させて他方の入力とするＮ
ＯＲゲートを用いているが、これに限らずとも、同様の
ラッチ状態を得られるものであればその他の論理ゲート
を用いることが可能であること等は、当該分野において
通常の知識を有する者であれば、容易に理解できるであ
ろう。
【００４７】
【発明の効果】以上述べてきたように、本発明によるＳ
ＲＡＭの読出制御回路は、ビット線からのデータを論理
手段を用いてラッチするようにしたことで、読出制御回
路の出力端に備えられるインバータについての論理しき
い値に対する電圧を正確に設定することができるように
なり、その結果、低電圧及び低周波数領域でも常に安定
した動作を遂行できるＳＲＡＭを提供することができ
る。
ＲＡＭの読出制御回路は、ビット線からのデータを論理
手段を用いてラッチするようにしたことで、読出制御回
路の出力端に備えられるインバータについての論理しき
い値に対する電圧を正確に設定することができるように
なり、その結果、低電圧及び低周波数領域でも常に安定
した動作を遂行できるＳＲＡＭを提供することができ
る。
【図１】本発明によるＳＲＡＭの実施例を示す回路図。
【図２】従来技術によるＳＲＡＭを示す回路図。
【図３】図２に示すＳＲＡＭのデータ書込動作における
信号タイミング図。
信号タイミング図。
【図４】図２に示すＳＲＡＭのデータ読出動作における
信号タイミング図。
信号タイミング図。
９０ Ｘアドレス発生回路 ９５ Ｙアドレス発生回路 １０５ 読出制御回路 １１５ インバータ １１０ プリチャージ制御回路 １２０ メモリセル １３０ 書込制御回路 １４０、１５０ ＮＯＲゲート ＢＬ ビット線 ＷＬ ワード線 ＰＣＧＢ プリチャージ信号 ＷＥ 書込エネーブル信号 ＲＥ 読出エネーブル信号
Claims (5)
- 【請求項１】 プリチャージ信号に応じてビット線をプ
リチャージするプリチャージ回路と、ワード線及びビッ
ト線に接続されてデータを記憶するメモリセルと、ワー
ド線を選択するためのＸアドレス発生回路と、ビット線
を選択するためのＹアドレス発生回路と、読出エネーブ
ル信号により制御されてメモリセルからビット線に送ら
れたデータを受けてレベル整形して出力するための整形
手段、及びビット線に接続され、データ読出時にビット
線上の信号をラッチして整形手段の論理しきい値に対す
る正確な電圧を維持させるラッチ手段からなる読出制御
回路と、ビット線に接続され、書込エネーブル信号によ
り制御されてメモリセルにデータを書込む書込制御回路
と、を少なくとも備えていることを特徴とするスタティ
ックランダムアクセスメモリ。 - 【請求項２】 整形手段がインバータで構成される請求
項１記載のスタティックランダムアクセスメモリ。 - 【請求項３】 ラッチ手段は、ビット線上の信号をそれ
ぞれ入力とし、且つ出力信号が相手の入力とされる２つ
のＮＯＲゲートからなる請求項１又は請求項２記載のス
タティックランダムアクセスメモリ。 - 【請求項４】 ビット線に対してプリチャージを行って
からメモリセルに記憶されたデータに従って相補ビット
線の電圧を変化させ、この電圧変化を用いてインバータ
によりデータを出力するようになったスタティックラン
ダムアクセスメモリにおいて、 選択該当メモリセルに記憶されたデータに従って接地電
圧となる方のビット線により出力信号の論理状態を決定
する論理手段を設け、この論理手段の出力信号をインバ
ータの入力とすることで、インバータがその論理しきい
値に対し十分な電圧で動作可能とされていることを特徴
とするスタティックランダムアクセスメモリ。 - 【請求項５】 論理手段は、相補ビット線に一方の入力
端子がそれぞれ接続されると共に、相手の出力端子に他
方の入力端子が接続された２つのＮＯＲゲートからなる
請求項４記載のスタティックランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P23696 | 1993-11-09 | ||
| KR1019930023696A KR960013401B1 (ko) | 1993-11-09 | 1993-11-09 | 스태틱 랜덤 억세스 메모리 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182871A true JPH07182871A (ja) | 1995-07-21 |
Family
ID=19367625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086123A Pending JPH07182871A (ja) | 1993-11-09 | 1994-04-25 | スタティックランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5408437A (ja) |
| JP (1) | JPH07182871A (ja) |
| KR (1) | KR960013401B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491428A (en) * | 1993-12-20 | 1996-02-13 | Hitachi Microsystems, Inc. | Bus-isolating pre-charge buffer |
| KR0147712B1 (ko) * | 1995-06-30 | 1998-11-02 | 김주용 | 에스램의 저전압 동작용 비트 라인 회로 |
| US5689454A (en) * | 1996-01-11 | 1997-11-18 | Cyrix Corporation | Circuitry and methodology for pulse capture |
| JP2000011661A (ja) * | 1998-06-26 | 2000-01-14 | Nec Corp | データアウトバッファ回路 |
| US6184722B1 (en) | 1998-09-02 | 2001-02-06 | Kabushiki Kaisha Toshiba | Latch-type sense amplifier for amplifying low level differential input signals |
| US6649453B1 (en) * | 2002-08-29 | 2003-11-18 | Micron Technology, Inc. | Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation |
| US9484084B2 (en) | 2015-02-13 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pulling devices for driving data lines |
| CN111768807B (zh) * | 2020-06-28 | 2024-06-14 | 上海磁宇信息科技有限公司 | 磁性随机存储单元的字线电源控制电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH04114395A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | 半導体記憶回路 |
-
1993
- 1993-11-09 KR KR1019930023696A patent/KR960013401B1/ko not_active IP Right Cessation
-
1994
- 1994-04-25 JP JP6086123A patent/JPH07182871A/ja active Pending
- 1994-05-02 US US08/235,941 patent/US5408437A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5408437A (en) | 1995-04-18 |
| KR960013401B1 (ko) | 1996-10-04 |
| KR950015394A (ko) | 1995-06-16 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
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