KR101047003B1 - 프리차지신호 생성회로 및 반도체 메모리 장치 - Google Patents

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Abstract

프리차지신호 생성회로는 오토프리차지커맨드에 응답하여 인에이블되고, 액티브펄스에 응답하여 디스에이블되는 래치신호를 생성하는 래치신호 생성부; 지연액티브신호 및 상기 래치신호가 모두 인에이블되는 경우 인에이블되는 내부신호를 생성하는 제1 논리부; 및 상기 내부신호가 인에이블되는 구간에서 발생되는 펄스를 포함하는 프리차지신호를 생성하는 펄스발생부를 포함한다.
오토프리차지수반 리드 또는 라이트 커맨드, 프리차지신호

Description

프리차지신호 생성회로 및 반도체 메모리 장치{PCGCHARGE SIGNAL GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 액티브 동작이 비정상적으로 종료되는 것을 방지할 수 있도록 한 프리차지신호 생성회로에 관한 것이다.
도 1 및 도 2는 종래기술에 따른 오토프리차지수반 리드 또는 라이트 커맨드에 따라 프리차지신호가 생성되는 동작을 보여주는 타이밍도이다.
이하, 도 1을 참고하여 액티브커맨드 및 오토프리차지수반 리드 또는 라이트 커맨드가 입력된 후 다시 액티브 커맨드가 입력되는 상황에서 프리차지신호가 생성되는 과정을 구체적으로 살펴본다.
우선, A1 시점에서 액티브커맨드(ACT_COM)가 입력되면 뱅크 액세스신호(BA)가 하이레벨로 인에이블되고, 소정 구간 경과 후 지연액티브신호(ACTd)가 하이레벨로 인에이블된다.
다음으로, A2 시점에서 오토프리차지수반 리드 또는 라이트커맨드(read or write command with autoPCGcharge)가 입력되면 오토프리차지커맨드(AP_COM)가 로우레벨 펄스로 생성된다. 로우레벨 펄스로 생성된 오토프리차지커맨드(AP_COM)는 프리차지신호(PCG1)의 하이레벨 펄스(X)를 생성하고, 프리차지신호(PCG1)의 하이레벨 펄스(X)는 뱅크 액세스신호(BA) 및 지연액티브신호(ACTd)를 로우레벨로 디스에이블시켜 반도체 메모리 장치를 프리차지시킨다.
이후, A3 시점에서 다시 액티브커맨드(ACT_COM)가 입력되면 뱅크 액세스신호(BA)가 하이레벨로 인에이블되고, 소정 구간 경과 후 지연액티브신호(ACTd)가 하이레벨로 인에이블되어 액티브 동작이 정상적으로 수행된다.
이하, 도 2를 참고하여 액티브커맨드와 오토프리차지수반 리드 또는 라이트 커맨드가 입력되고, 비정상적(illegal)인 프리차지커맨드가 입력된 후 다시 액티브커맨드가 입력되는 상황에서 프리차지신호가 생성되는 과정을 구체적으로 살펴본다.
우선, B1 시점에서 액티브커맨드(ACT_COM)가 입력되면 뱅크 액세스신호(BA)가 하이레벨로 인에이블되고, 소정 구간 경과 후 지연액티브신호(ACTd)가 하이레벨로 인에이블된다.
다음으로, B2 시점에서 비정상적(illegal)인 프리차지커맨드(PCG_COM)가 입력되면 소정 구간 경과 후 뱅크 액세스신호(BA) 및 지연액티브신호(ACTd)가 로우레벨로 디스에이블된다.
다음으로, B3 시점에서 오토프리차지수반 리드 또는 라이트커맨드가 입력되 면 오토프리차지커맨드(AP_COM)가 로우레벨 펄스로 생성된다. 로우레벨 펄스로 생성된 오토프리차지커맨드(AP_COM)는 프리차지신호(PCG1)의 하이레벨 펄스(Y)를 생성한다.
이후, B3 시점에서 다시 액티브명령(ACT_COM)이 입력되면 뱅크 액세스신호(BA)가 하이레벨로 인에이블되고, 소정 구간 경과 후 지연액티브신호(ACTd)가 하이레벨로 인에이블된다.
그런데, B3 시점에서 하이레벨로 인에이블된 뱅크 액세스신호(BA) 및 지연액티브신호(ACTd)는 프리차지신호(PCG1)의 하이레벨 펄스(Y)에 의해 로우레벨로 디스에이블되므로, 액티브 동작이 비정상적으로 종료되는 문제가 발생된다.
본 발명은 오토프리차지수반 리드 또는 라이트 커맨드 입력 후 오토프리차지 동작이 수행되기 전 비정상적(illegal)인 프리차지커맨드가 입력되더라도 액티브명령에 의해 프리차지신호를 생성하는 회로의 내부노드를 초기화시킴으로써, 액티브 동작이 비정상적(illegal)으로 입력된 프리차지커맨드에 의해 비정상적으로 종료되는 것을 방지할 수 있도록 한 프리차지신호 생성회로를 개시한다.
이를 위해 본 발명은 오토프리차지커맨드에 응답하여 인에이블되고, 액티브펄스에 응답하여 디스에이블되는 래치신호를 생성하는 래치신호 생성부; 지연액티브신호 및 상기 래치신호가 모두 인에이블되는 경우 인에이블되는 내부신호를 생성하는 제1 논리부; 및 상기 내부신호가 인에이블되는 구간에서 발생되는 펄스를 포함하는 프리차지신호를 생성하는 펄스발생부를 포함하는 프리차지신호 생성회로를 제공한다.
또한, 본 발명은 액티브커맨드와 프리차지커맨드를 입력받아, 뱅크액세스신호와 지연액티브신호를 생성하는 커맨드디코더; 상기 뱅크액세스신호를 입력받아 액티브펄스를 생성하는 액티브펄스 생성부; 및 상기 지연액티브펄스, 상기 액티브펄스 및 오토프리차지커맨드를 입력받아 프리차지신호를 생성하는 프리차지신호 생성부를 포함하는 프리차지신호 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 프리차지신호 생성부를 포함한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 프리차지신호 생성회로는 커맨드디코더(1), 액티브펄스 생성부(2) 및 프리차지신호 생성부(3)로 구성된다.
커맨드디코더(1)는, 도 4에 도시된 바와 같이, 뱅크액세스신호 생성부(10) 및 지연액티브신호 생성부(11)로 구성된다. 뱅크액세스신호 생성부(10)는 프리차지커맨드(PCG_COM) 및 프리차지신호(PCG2)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR10)와, 액티브커맨드(ACT_COM)의 반전신호를 셋신호로 입력받고, 노어게이트(NR10)의 출력신호를 리셋신호로 입력받는 래치부(100)와, 래치부(100)의 출력신호를 버퍼링하여 뱅크액세스신호(BA)를 생성하는 버퍼(101)로 구성된다. 이와 같은 구성의 뱅크액세스신호 생성부(10)는 액티브커맨드(ACT_COM)의 하이레벨 펄스가 입력되는 경우 하이레벨로 인에이블되는 뱅크액세스신호(BA)를 생성하고, 프리차지커맨드(PCG_COM) 및 프리차지신호(PCG2)의 하이레벨 펄스가 입력되는 경우 뱅크액세스신호(BA)를 로우레벨로 디스에이블시킨다.
지연액티브신호 생성부(11)는 뱅크액세스신호(BA)를 소정구간 지연시키는 지연부(110)와, 뱅크액세스신호(BA) 및 지연부(110)의 출력신호를 입력받아 논리곱 연산을 수행하는 논리부(21)로 구성된다. 이와 같은 구성의 지연액티브신호 생성부(11)는 뱅크액세스신호(BA)가 하이레벨로 인에이블되고 구간부터 지연부(110)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 지연액티브신호(ACTd)를 생성한다.
액티브펄스 생성부(2)는, 도 5에 도시된 바와 같이, 뱅크액세스신호(BA)를 반전 지연시키는 반전지연부(20)와, 뱅크액세스신호(BA) 및 반전지연부(20)의 출력신호를 입력받아 부정논리합 연산을 수행하는 논리부(21)로 구성된다. 이와 같은 구성의 액티브펄스 생성부(2)는 뱅크액세스신호(BA)가 하이레벨로 인에이블되는 구간부터 반전지연부(20)의 지연구간만큼 로우레벨로 인에이블되는 액티브펄스(ACTPB)를 생성한다.
프리차지신호 생성부(3)는, 도 6에 도시된 바와 같이, 래치신호 생성부(30), 내부신호생성부(31) 및 펄스발생부(32)로 구성된다. 래치신호 생성부(30)는 오토프리차지커맨드(AP_COM)를 셋신호로 입력받고, 액티브펄스(ACTPB) 및 반전지연부(320)의 출력신호를 리셋신호로 입력받는 SR 래치회로로 구현되어, 오토프리차지커맨드(AP_COM)의 로우레벨 펄스가 입력되는 경우 하이레벨로 인에이블되는 래치신호(LAT)를 생성하고, 액티브펄스(ACTPB)가 입력되거나 반전지연부(320)의 출력신호가 로우레벨로 입력될 때 로우레벨로 디스에이블되는 래치신호(LAT)를 생성한다. 내부신호생성부(31)는 지연액티브신호(ACTd) 및 래치신호(LAT)를 입력받아 논리곱 연산을 수행하여 내부신호(INT)를 생성한다. 펄스발생부(32)는 내부신호(INT)를 반전지연시키는 반전지연부(320)와, 반전지연부(320)의 출력신호와 내부신호(INT)를 입력받아 논리곱 연산을 수행하는 논리부(321)로 구성되어, 내부신호(INT)가 하이레벨로 인에이블되는 구간부터 반전지연부(320)의 지연구간까지 하이레벨로 인에이 블되는 프리차지신호(PCG2)를 생성한다. 여기서, 오토프리차지커맨드(AP_COM)는 오토프리차지수반 리드 또는 라이트커맨드(read or write command with autoPCGcharge)가 입력될 때 로우레벨 펄스로 생성되는 신호이다.
이와 같은 구성의 프리차지신호 생성부(3)는 지연액티브신호(ACTd)가 하이레벨인 상태에서 오토프리차지커맨드(AP_COM)의 로우레벨 펄스가 발생되면 반전지연부(320)의 지연구간만큼 하이레벨로 인에이블되는 프리차지신호(PCG2)를 생성한다. 이때, 내부신호(INT)는 액티브펄스(ACTPB)에 의해 로우레벨로 초기화된다.
이하, 도 7을 참고하여, 액티브커맨드와 오토프리차지수반 리드 또는 라이트 커맨드가 입력되고, 비정상적(illegal)인 프리차지커맨드가 입력된 후 다시 액티브커맨드가 입력되는 상황에서 본 실시예의 반도체 메모리 장치가 프리차지신호(PCG2)를 생성되는 동작을 구체적으로 살펴본다.
우선, C1 시점에서 액티브커맨드(ACT_COM)가 입력되면 커맨드디코더(1)의 뱅크액세스신호 생성부(10)는 뱅크 액세스신호(BA)를 하이레벨로 인에이블시키고, 지연액티브신호 생성부(11)는 뱅크액세스신호(BA)가 하이레벨로 인에이블되고 구간부터 지연부(110)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 지연액티브신호(ACTd)를 생성한다.
다음으로, C2 시점에서 비정상적(illegal)인 프리차지커맨드(PCG_COM)가 입력되면 뱅크 액세스신호(BA) 및 지연액티브신호(ACTd)가 로우레벨로 디스에이블된다.
다음으로, C3 시점에서 오토프리차지수반 리드 또는 라이트커맨드가 입력되면 오토프리차지커맨드(AP_COM)가 로우레벨 펄스로 생성된다. 로우레벨 펄스로 생성된 오토프리차지커맨드(AP_COM)를 입력받은 프리차지신호 생성부(3)의 래치신호 생성부(30)는 래치신호(LAT)를 하이레벨로 인에이블시킨다.
다음으로, C4 시점에서 다시 액티브명령(ACT_COM)이 입력되면 커맨드디코더(1)의 뱅크액세스신호 생성부(10)는 뱅크 액세스신호(BA)를 하이레벨로 인에이블시키고, 지연액티브신호 생성부(11)는 뱅크액세스신호(BA)가 하이레벨로 인에이블되고 구간부터 지연부(110)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 지연액티브신호(ACTd)를 생성한다. 또한, 액티브펄스 생성부(2)는 하이레벨로 인에이블된 뱅크 액세스신호(BA)를 입력받아 뱅크액세스신호(BA)가 하이레벨로 인에이블되는 구간부터 반전지연부(20)의 지연구간만큼 로우레벨로 인에이블되는 액티브펄스(ACTPB)를 생성한다. 액티브펄스(ACTPB)의 로우레벨 펄스를 입력받은 프리차지신호 생성부(3)의 래치신호 생성부(30)는 래치신호(LAT)를 로우레벨로 디스에이블시킨다.
이후, C5 시점에서 오토프리차지수반 리드 또는 라이트커맨드가 입력되면 오토프리차지커맨드(AP_COM)가 로우레벨 펄스로 생성된다. 로우레벨 펄스로 생성된 오토프리차지커맨드(AP_COM)를 입력받은 프리차지신호 생성부(3)의 래치신호 생성부(30)는 래치신호(LAT)를 하이레벨로 인에이블시킨다.
이상 설명한 바와 같이, 본 실시예의 프리차지신호 생성회로는 비정상적(illegal)인 프리차지커맨드가 입력되더라도 액티브명령(ACT_COM)에 의해 생성되 는 액티브펄스(ACTPB)를 이용하여 래치신호(LAT)를 로우레벨로 디스에이블시킴으로써, 비정상적(illegal)인 프리차지커맨드에 의해 액티브 동작이 비정상적으로 종료되는 것을 방지할 수 있다.
도 1 및 도 2는 종래기술에 따른 오토프리차지수반 리드 또는 라이트 커맨드에 따라 프리차지신호가 생성되는 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 프리차지신호 생성부를 포함한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시한 반도체 메모리 장치에 포함된 커맨드디코더의 회로도이다.
도 5는 도 3에 도시한 반도체 메모리 장치에 포함된 액티브펄스 생성부의 회로도이다.
도 6은 도 3에 도시한 반도체 메모리 장치에 포함된 프리차지신호 생성부의 회로도이다.
도 7은 도 3에 도시한 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

Claims (15)

  1. 오토프리차지커맨드에 응답하여 인에이블되고, 액티브펄스에 응답하여 디스에이블되는 래치신호를 생성하는 래치신호 생성부;
    지연액티브신호 및 상기 래치신호가 모두 인에이블되는 경우 인에이블되는 내부신호를 생성하는 내부신호 생성부; 및
    상기 내부신호가 인에이블되는 구간에서 발생되는 펄스를 포함하는 프리차지신호를 생성하는 펄스발생부를 포함하는 프리차지신호 생성회로.
  2. 제 1 항에 있어서, 상기 펄스발생부는
    상기 내부신호를 반전 지연시키는 반전지연부; 및
    상기 내부신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 프리차지신호를 생성하는 논리부를 포함하는 프리차지신호 생성회로.
  3. 제 2 항에 있어서, 상기 래치신호 생성부는 상기 오토프리차지커맨드의 펄스가 입력되는 경우 인에이블되는 래치신호를 생성하고, 상기 액티브펄스가 입력되거나 상기 지연부에 인에이블된 내부신호가 입력될 때 디스에이블되는 래치신호를 생성하는 프리차지신호 생성회로.
  4. 제 1 항에 있어서, 상기 오토프리차지커맨드는 오토프리차지수반 리드 또는 라이트 커맨드가 입력될 때 펄스로 생성되는 프리차지신호 생성회로.
  5. 제 1 항에 있어서, 상기 액티브펄스는 액티브커맨드가 입력되는 경우 펄스로 생성되는 프리차지신호 생성회로.
  6. 액티브커맨드와 프리차지커맨드를 입력받아, 뱅크액세스신호와 지연액티브신호를 생성하는 커맨드디코더;
    상기 뱅크액세스신호를 입력받아 액티브펄스를 생성하는 액티브펄스 생성부; 및
    상기 지연액티브신호, 상기 액티브펄스 및 오토프리차지커맨드를 입력받아 프리차지신호를 생성하는 프리차지신호 생성부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 커맨드디코더는 상기 액티브커맨드의 펄스가 입력되는 경우 뱅크액세스신호를 인에이블시키고, 소정 구간 경과 후 지연액티브신호를 인에이블시키며, 상기 프리차지커맨드 또는 상기 프리차지신호의 펄스가 입력되는 경우 상기 뱅크액세스신호와 지연액티브신호를 디스에이블시키는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 커맨드디코더는
    상기 액티브커맨드, 상기 프리차지커맨드 및 상기 프리차지신호를 입력받아 상기 뱅크액세스신호를 생성하되, 상기 뱅크액세스신호는 상기 액티브커맨드의 펄스가 입력되는 경우 인에이블되고, 상기 프리차지커맨드 또는 상기 프리차지신호의 펄스가 입력되는 경우 디스에이블되는 뱅크액세스신호 생성부; 및
    상기 뱅크액세스신호가 인에이블된 후 소정 구간 경과 후 인에이블되는 상기 지연액티브신호를 생성하는 지연액티브신호 생성부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 뱅크액세스신호 생성부는
    상기 프리차지커맨드 및 상기 프리차지신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 프리차지커맨드의 반전신호 및 상기 논리소자의 출력신호를 입력받아 래치하는 래치부를 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 지연액티브신호 생성부는
    상기 뱅크액세스신호를 상기 소정 구간만큼 지연시키는 지연부; 및
    상기 뱅크액세스신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 반도체 메모리 장치.
  11. 제 6 항에 있어서, 상기 액티브펄스 생성부는
    상기 뱅크액세스신호를 반전 지연시키는 반전지연부; 및
    상기 뱅크액세스신호 및 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 반도체 메모리 장치.
  12. 제 6 항에 있어서, 상기 프리차지신호 생성부는
    상기 오토프리차지커맨드에 응답하여 인에이블되고, 상기 액티브펄스에 응답하여 디스에이블되는 래치신호를 생성하는 래치신호 생성부;
    상기 지연액티브신호 및 상기 래치신호가 모두 인에이블되는 경우 인에이블되는 내부신호를 생성하는 내부신호 생성부; 및
    상기 내부신호가 인에이블되는 구간에서 발생되는 펄스를 포함하는 상기 프리차지신호를 생성하는 펄스발생부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 펄스발생부는
    상기 내부신호를 반전 지연시키는 반전지연부; 및
    상기 내부신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 프리차지신호를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 래치신호 생성부는 상기 오토프리차지커맨드의 펄스가 입력되는 경우 인에이블되는 래치신호를 생성하고, 상기 액티브펄스가 입력되거나 상기 지연부에 인에이블된 내부신호가 입력될 때 디스에이블되는 래치신호를 생성하는 반도체 메모리 장치.
  15. 제 6 항에 있어서, 상기 오토프리차지커맨드는 오토프리차지수반 리드 또는 라이트 커맨드가 입력될 때 펄스로 생성되는 반도체 메모리 장치.
KR1020090057627A 2009-06-26 2009-06-26 프리차지신호 생성회로 및 반도체 메모리 장치 KR101047003B1 (ko)

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