KR20070109640A - 반도체 메모리의 칼럼 선택 신호 생성 장치 - Google Patents
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Abstract
본 발명의 반도체 메모리의 칼럼 선택 신호 생성 장치는 리드 또는 라이트 명령에 따라 제 1 칼럼 선택 신호를 생성하는 제 1 칼럼 선택 신호 발생 수단, 상기 제 1 칼럼 선택 신호를 입력 받아 제 2 칼럼 선택 신호를 생성하는 제 2 칼럼 선택 신호 발생 수단, 및 동작 모드에 따라 상기 제 1 칼럼 선택 신호 또는 제 2 칼럼 선택 신호를 선택하여 출력하는 선택 수단을 포함한다.
펄스 폭, 리드, 라이트
Description
도 1은 종래의 기술에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 회로도,
도 2는 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 블록도,
도 3은 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 회로도,
도 4는 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 각부 출력 타이밍도 이다.
<도면의 주요 부분에 대한 부호 설명>
100: 제 1 칼럼 선택 신호 발생 수단
200: 제 2 칼럼 선택 신호 발생 수단
300: 선택 수단 110: 지연부
210: 인에이블(enable) 펄스 생성부
220: 디스에이블(disable) 펄스 생성부
230: 신호 발생부
본 발명은 반도체 메모리에 관한 것으로, 보다 더 구체적으로는 반도체 메모리의 칼럼 선택 신호 생성 장치에 관한 것이다.
도 1에 도시된 바와 같이 종래의 칼럼 선택 신호 생성 장치는 리드(read) 또는 라이트(write) 명령에 따라 리드 펄스(IRDP), 라이트 펄스(IWTP), 칼럼 어드레스 스트로브 펄스(ICASP) 중 하나라도 인에이블(enable)되면 제 1 낸드 게이트(ND1)가 하이(high) 펄스를 출력한다. 그에 따라 제 2 낸드 게이트(ND2)는 제 1 지연기(DL1)의 지연 시간에 해당하는 펄스 폭을 갖는 로우(low) 펄스를 출력한다.
한편, 제 4 낸드 게이트(ND4)와 제 5 낸드 게이트(ND5)는 래치(latch) 구조로서, 상기 제 4 낸드 게이트(ND4)는 상기 제 2 낸드 게이트(ND2)가 로우 펄스를 출력하면 하이를 출력하고, 제 3 낸드 게이트(ND3)의 출력 신호가 하이를 출력하는 동안 자신의 출력 상태를 유지시킨다. 상기 제 3 낸드 게이트(ND3)가 로우를 출력함에 따라 상기 제 5 낸드 게이트(ND5)에서 하이 펄스가 출력되면 상기 제 4 낸드 게이트(ND4)의 출력이 로우로 천이 된다.
이와 같이 종래의 칼럼 선택 신호 생성 장치는 상기 제 2 지연기(DL2)의 지연 시간만큼의 고정된 펄스 폭을 갖는 칼럼 선택 신호를 발생한다. 따라서 칼럼 선택 신호의 펄스 폭을 선택적으로 조절하지 못하므로 동작모드에 따라 펄스 폭이 필요 이상으로 길거나 필요한 수준에 비해 짧아 반도체 메모리 동작 성능을 저하시키 는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리드(read) 또는 라이트(write) 동작에 따라 서로 다른 펄스 폭을 갖는 칼럼 선택 신호를 생성할 수 있도록 한 반도체 메모리의 칼럼 선택 신호 생성 장치를 제공함에 그 목적이 있다.
상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치는 리드 또는 라이트 명령에 따라 제 1 칼럼 선택 신호를 생성하는 제 1 칼럼 선택 신호 발생 수단, 상기 제 1 칼럼 선택 신호를 입력 받아 제 2 칼럼 선택 신호를 생성하는 제 2 칼럼 선택 신호 발생 수단, 및 동작 모드에 따라 상기 제 1 칼럼 선택 신호 또는 제 2 칼럼 선택 신호를 선택하여 출력하는 선택 수단을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 블록도, 도 3은 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 회로도, 도 4는 본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치의 각부 출력 타이밍도 이다.
본 발명은 도 2에서 도시된 바와 같이 리드(read) 또는 라이트(write) 명령 에 따라 제 1 칼럼 선택 신호를 생성하는 제 1 칼럼 선택 신호 발생 수단(100), 상기 제 1 칼럼 선택 신호를 입력 받아 제 2 칼럼 선택 신호를 생성하는 제 2 칼럼 선택 신호 발생 수단(200), 및 동작 모드에 따라 상기 제 1 칼럼 선택 신호 또는 제 2 칼럼 선택 신호를 선택하여 출력하는 선택 수단(300)을 포함한다.
상기 제 1 칼럼 선택 신호 발생 수단(100)은 도 3에 도시된 바와 같이 리드 펄스(IRDP)를 인가 받는 제 1 인버터(IV11), 라이트 펄스(IWTP)를 인가 받는 제 2 인버터(IV12), 칼럼 어드레스 스트로브 펄스(ICASP)를 인가 받는 제 3 인버터(IV13), 상기 제 1 인버터(IV11)와 상기 제 2 인버터(IV12), 및 상기 제 3 인버터(IV13)의 출력을 인가 받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력 받고 소정 시간 지연시켜 상기 제 2 칼럼 선택 신호와 동기 시키기 위한 지연부(110)를 포함한다. 이때, 상기 지연부(110)는 상기 제 1 낸드 게이트(ND11)의 출력을 입력 받는 제 4 인버터(IV14), 및 제 5 인버터(IV15)를 포함한다.
상기 제 2 칼럼 선택 신호 발생 수단(200)은 도 3에 도시된 바와 같이 상기 제 2 칼럼 선택 신호의 인에이블 타이밍을 결정하기 위한 인에이블 펄스를 생성하는 인에이블 펄스 발생부(210), 상기 제 2 칼럼 선택 신호의 디스에이블 타이밍을 결정하기 위한 디스에이블 펄스를 생성하는 디스에이블 펄스 발생부(220), 및 상기 인에이블 펄스와 상기 디스에이블 펄스를 이용하여 상기 제 2 칼럼 선택 신호를 생성하는 신호 발생부(230)를 포함한다.
상기 인에이블 펄스 발생부(210)는 도 3에 도시된 바와 같이 입력단이 상기 제 1 낸드 게이트(ND11)의 출력단과 연결된 제 1 지연기(DL21), 입력단이 상기 제 1 지연기(DL21)의 출력단과 연결된 제 6 인버터(IV21), 및 제 1 입력단이 상기 제 1 낸드 게이트(ND11)의 출력단과 연결되고 제 2 입력단이 상기 제 6 인버터(IV21)의 출력단과 연결된 제 2 낸드 게이트(ND21)를 포함한다.
상기 디스에이블 펄스 발생부(220)는 도 3에 도시된 바와 같이 입력단이 상기 신호 발생부(230)의 출력단과 연결된 제 2 지연기(DL22), 입력단이 상기 제 2 지연기(DL22)의 출력단과 연결된 제 3 지연기(DL23), 입력단이 상기 제 3 지연기(DL23)의 출력단과 연결된 제 7 인버터(IV22), 및 제 1 입력단이 상기 제 2 지연기(DL22)의 출력단과 연결되고 제 2 입력단이 상기 제 7 인버터(IV22)의 출력단과 연결된 제 3 낸드 게이트(ND22)를 포함한다. 이때, 상기 제 2 지연기(DL22)는 상기 제 1 지연기(DL21)의 지연 시간보다 더 긴 지연 시간을 갖고, 상기 제 3 지연기(DL23)는 상기 제 1 지연기(DL21)와 동일한 지연 시간을 갖는다.
상기 신호 발생부(230)는 도 3에 도시된 바와 같이 제 1 입력단이 상기 제 2 낸드 게이트(ND21)의 출력단과 연결된 제 4 낸드 게이트(ND23), 제 1 입력단이 상기 제 4 낸드 게이트(ND23)의 출력단과 연결되고 제 2 입력단이 상기 디스에이블 펄스 발생부(220)의 출력단과 연결되며 출력단은 제 4 낸드 게이트(ND23)의 제 2 입력단에 연결된 제 5 낸드 게이트(ND24), 및 드래인단이 상기 제 4 낸드 게이트(ND23)의 출력단에 연결되고 소오스단이 접지단과 연결되며 게이트단에 리셋(RST) 신호를 입력 받는 트랜지스터를 포함한다. 이때 리셋 신호는 로우 레벨을 유지하다가 반도체 메모리 구동시 초기에 잠시동안 하이로 천이 되었다가 로우로 천이 되는 신호이다.
상기 선택 수단(300)은 도 3에 도시된 바와 같이 동작 모드 신호(WTS)를 입력 받는 제 8 인버터(IV31), P형 게이트단이 상기 제 8 인버터(IV31)의 출력단과 연결되고 N형 게이트단에 상기 동작 모드 신호(WTS)를 입력 받으며 입력단에 상기 제 1 칼럼 선택 신호를 입력 받는 제 1 패스 게이트(PG31), N형 게이트단이 상기 제 8 인버터(IV31)의 출력단과 연결되고 P형 게이트단에 상기 동작 모드 신호(WTS)를 입력 받으며 입력단에 상기 제 2 칼럼 선택 신호를 입력 받는 상기 제 2 패스 게이트(PG32), 입력단이 상기 제 1 패스 게이트(PG31)의 출력단과 상기 제 2 패스 게이트(PG32)의 출력단에 공통 연결된 제 9 인버터(IV32), 입력단이 상기 제 9 인버터(IV32)의 출력단과 연결된 제 10 인버터(IV33)를 포함한다.
이와 같이 구성된 본 발명에 따른 칼럼 선택 신호 생성 장치의 동작을 설명하면 다음과 같다.
도 3에 도시된 바와 같이 상기 리드(read) 또는 상기 라이트(write) 명령에 따라 상기 리드 펄스(IRDP), 상기 라이트 펄스(IWTP), 상기 칼럼 어드레스 스트로브 펄스(ICASP) 중 하나라도 인에이블(enable)되면 상기 제 1 칼럼 선택 신호 발생 수단(100)에서 도 4의 'a'와 같이 제 1 칼럼 선택 신호가 출력된다.
상기 제 2 칼럼 선택 신호 발생 수단(200)은 상기 제 1 칼럼 선택 신호를 입력 받아 인에이블 펄스 발생부(210)에서 도 4의 'b'와같이 인에이블 펄스가 출력한다.
상기 신호 발생부(230)는 상기 인에이블 펄스에 따라 도 4의 'c'와 같이 하 이를 출력한다.
상기 디스에이블 펄스 발생부(220)의 출력은 하이를 유지하고 있다가, 상기 신호 발생부(230)에서 하이가 출력되면 상기 제 2 지연기(DL22)의 지연 시간 후 제 3 낸드 게이트(ND22)가 도 4의 'd'와 같이 디스에이블 펄스를 출력한다.
따라서, 상기 신호 발생부(230)는 상기 디스에이블 펄스에 따라 그 출력이 도 4의 'c'와 같이 하이에서 로우로 천이된다.
상기 선택 수단(300)는 라이트 시 동작 모드 신호(WTS)는 하이가 되므로 제 1 패스 게이트(PG31)의 p형 게이트와 n 형 게이트가 모두 턴온(turn on)되고 제 2 패스 게이트(PG32)의 p형 게이트와 n형 게이트는 모두 턴오프(turn off)된다. 따라서 도 4의 'a'와 같이 라이트 동작에 적절한 펄스 폭을 갖는 상기 제 1 칼럼 선택 신호가 출력된다. 한편 리드 시 동작 모드 신호(WTS)는 로우가 되므로 제 1 패스 게이트(PG31)의 p형 게이트와 n 형 게이트가 모두 턴오프(turn off)되고 제 2 패스 게이트(PG32)의 p형 게이트와 n형 게이트는 모두 턴온(turn on)된다. 따라서 도 4의 'c'와 같이 리드 동작에 적절한 펄스 폭을 갖는 상기 제 2 칼럼 선택 신호가 출력된다. 이때, 상기 제 1 칼럼 선택 신호 발생 수단(100)의 지연부(110)에 의해 상기 제 1 칼럼 선택 신호와 상기 제 2 칼럼 선택 신호의 출력 타이밍이 동기된다. 즉, 상기 제 2 칼럼 선택 신호는 상기 제 1 칼럼 선택 신호에 비해 상기 제 2 낸드 게이트(ND21)와 상기 제 4 낸드 게이트(ND23)에 해당하는 만큼의 타이밍이 지연된다. 따라서 상기 제 4 인버터(IV14) 및 상기 제 5 인버터(IV15)를 통해 상기 제 1 칼럼 선택 신호가 상기 제 2 낸드 게이트(ND21)와 상기 제 4 낸드 게이트(ND23) 만 큼의 지연 시간을 갖도록 한 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 칼럼 선택 신호 생성 장치는 동작 모드 즉 리드 또는 라이트에 자동으로 맞는 폭을 갖는 칼럼 선택 신호가 생성되므로 반도체 메모리 장치의 동작 안정성을 향상 시킬 수 있는 효과가 있다.
Claims (11)
- 리드 또는 라이트 명령에 따라 제 1 칼럼 선택 신호를 생성하는 제 1 칼럼 선택 신호 발생 수단;상기 제 1 칼럼 선택 신호를 입력 받아 제 2 칼럼 선택 신호를 생성하는 제 2 칼럼 선택 신호 발생 수단; 및동작 모드에 따라 상기 제 1 칼럼 선택 신호 또는 제 2 칼럼 선택 신호를 선택하여 출력하는 선택 수단을 포함하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 1 항에 있어서,상기 제 1 칼럼 선택 신호와 상기 제 2 칼럼 선택 신호는 각각의 펄스 폭이 서로 다른 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치
- 제 1 항에 있어서,상기 제 1 칼럼 선택 신호 발생 수단은 리드 또는 라이트 명령에 따라 생성된 복수 개의 신호들을 입력 받는 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 1 항에 있어서,상기 제 1 칼럼 선택 신호 발생 수단은 리드 또는 라이트 명령에 따라 생성된 복수 개의 신호들을 입력 받는 복수 개의 인버터, 및상기 복수 개의 인버터들의 출력을 입력 받아 상기 제 1 칼럼 선택 신호를 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 4 항에 있어서,상기 제 1 칼럼 선택 신호 발생 수단은 상기 낸드 게이트의 출력을 소정 시간 지연시키는 지연부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 1 항에 있어서,상기 제 2 칼럼 선택 신호 발생 수단은상기 제 2 칼럼 선택 신호의 인에이블 타이밍을 결정하기 위한 인에이블 펄스를 생성하는 인에이블 펄스 발생부,상기 제 2 칼럼 선택 신호의 디스에이블 타이밍을 결정하기 위한 디스에이블 펄스를 생성하는 디스에이블 펄스 발생부, 및상기 인에이블 펄스와 디스에이블 펄스를 이용하여 상기 제 2 칼럼 선택 신호를 생성하는 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 6 항에 있어서,상기 인에이블 펄스 발생부는입력단이 상기 제 1 칼럼 선택 신호 발생 수단의 출력단과 연결된 제 1 지연기,입력단이 상기 제 1 지연기의 출력단과 연결된 제 1 인버터, 및제 1 입력단이 상기 제 1 칼럼 선택 신호 발생 수단의 출력단과 연결되고 제 2 입력단이 상기 제 1 인버터의 출력단과 연결된 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 6 항에 있어서,상기 디스에이블 펄스 발생부는상기 제 2 칼럼 선택 신호를 입력 받는 제 1 지연기,상기 제 1 지연기의 출력을 입력 받는 제 2 지연기,상기 제 2 지연기의 출력을 입력 받는 인버터, 및상기 제 1 지연기의 출력과 상기 인버터의 출력을 입력 받는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 6 항에 있어서,상기 신호 발생부는 제 1 입력단에 상기 인에이블 펄스를 입력 받는 제 1 낸 드 게이트,제 1 입력단에 상기 제 1 낸드 게이트의 출력을 입력 받고 제 2 입력단에 상기 디스에이블 펄스를 입력 받으며 자신의 출력을 상기 제 1 낸드 게이트의 제 2 입력단에 입력 시키는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 1 항에 있어서,상기 선택 수단은 상기 동작 모드에 따라 상기 제 1 칼럼 선택 신호를 통과시키는 제 1 스위치, 및상기 동작 모드에 따라 상기 제 2 칼럼 선택 신호를 통과시키는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 칼럼 선택 신호 생성 장치.
- 제 10 항에 있어서,상기 제 1 스위치 및 제 2 스위치는 패스 게이트인 것을 특징으로 하는 칼럼 선택 신호 생성 장치.
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|---|---|---|---|
| KR1020060042916A KR20070109640A (ko) | 2006-05-12 | 2006-05-12 | 반도체 메모리의 칼럼 선택 신호 생성 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060042916A KR20070109640A (ko) | 2006-05-12 | 2006-05-12 | 반도체 메모리의 칼럼 선택 신호 생성 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070109640A true KR20070109640A (ko) | 2007-11-15 |
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Family Applications (1)
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| KR (1) | KR20070109640A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924347B1 (ko) * | 2008-01-03 | 2009-10-30 | 주식회사 하이닉스반도체 | 컬럼 선택 신호 제어 장치 및 방법 |
| KR100950578B1 (ko) * | 2008-06-30 | 2010-04-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
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2006
- 2006-05-12 KR KR1020060042916A patent/KR20070109640A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924347B1 (ko) * | 2008-01-03 | 2009-10-30 | 주식회사 하이닉스반도체 | 컬럼 선택 신호 제어 장치 및 방법 |
| KR100950578B1 (ko) * | 2008-06-30 | 2010-04-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
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