KR100873627B1 - 반도체 메모리 장치의 데이터 입력 제어 회로 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 데이터 입력 제어 회로는, 데이터 스트로브 클럭을 버퍼링하여 버퍼링 클럭을 생성하는 데이터 스트로브 클럭 버퍼; 상기 버퍼링 클럭 및 버스트 시작 신호에 응답하여 구간 설정 신호를 생성하는 구간 설정 수단; 및 상기 구간 설정 신호에 응답하여 상기 버퍼링 클럭을 구동하여 구간 적용 클럭을 생성하는 구간 적용 수단;을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 데이터 스트로브 클럭, 구간 설정

Description

반도체 메모리 장치의 데이터 입력 제어 회로{Data Input Control Circuit in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 데이터 입력 제어 회로에 관한 것으로, 보다 상세하게는 외부로부터 데이터 스트로브 클럭을 입력 받아 내부의 데이터 입력 스트로브 클럭을 생성하는 반도체 메모리 장치의 데이터 입력 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수 개의 데이터 입력 버퍼(DQ)와 복수 개의 데이터 스트로브 클럭 버퍼(DQS)를 구비하여 데이터와 데이터 스트로브 클럭을 입력 받아 데이터 입력 동작을 수행한다. 이 때, 데이터 스트로브 클럭은 클럭 쌍의 형태로 입력되며, 반도체 메모리 장치의 데이터 입력 제어 회로는 이를 버퍼링 및 구동하여 데이터 입력 스트로브 클럭을 생성한다. DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 형태의 반도체 메모리 장치에 구비되는 데이터 입력 제어 회로는 외부 클럭의 라이징 에지 및 폴링 에지에 데이터를 스트로빙하기 위해 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 생성하는 동작을 수행한다.
상기 데이터 입력 제어 회로는 라이트(Write) 동작을 지시하는 라이트 인에이블 신호가 인에이블 되면, 라이트 레이턴시(Write Latency)보다 앞선 타이밍에 인에이블 되는 버스트 시작 신호를 입력 받는다. 이후, 상기 버스트 시작 신호를 클럭에 동기하여 쉬프트하고, 라이트 레이턴시의 종료를 의미하는 버스트 종료 신호를 생성한다. 그리고 상기 버스트 종료 신호를 이용하여 구간 설정 신호를 생성함으로써, 상기 라이징 데이터 입력 스트로브 클럭 또는 상기 폴링 데이터 입력 스트로브 클럭이 기 설정된 버스트 렝쓰(Burst Length)를 가지고 입력되는 데이터에 동기되는 구간을 정의한다. 이 때, 상기 데이터 입력 제어 회로에서 상기 버스트 시작 신호를 쉬프팅하는 데에 사용되는 클럭을 버스트 클럭이라 하며, 상기 데이터 스트로브 클럭과는 다른 타임 도메인(Time Domain)을 갖는다.
이하, 종래의 반도체 메모리 장치의 데이터 입력 제어 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 버스트 렝쓰(Burst Length)가 4라고 가정하고, 이 때의 데이터 스트로브 클럭 쌍(dqs, /dqs), 외부 클럭(clk_ext), 버스트 클럭(clk_bst), 버스트 시작 신호(bststa), 버스트 종료 신호(bstend), 종료 지시 신호(endpnt), 구간 설정 신호(itset), 라이징 데이터 입력 스트로브 클럭(rdinstb) 및 폴링 데이터 입력 스트로브 클럭(fdinstb)의 파형을 나타내었다.
도면을 통해, 상기 버스트 클럭(clk_bst)은 상기 외부 클럭(clk_ext)보다 약간 늦은 타이밍으로 토글(Toggle)한다는 것과, 라이트 인에이블 신호(wrt)가 인에이블 되면 상기 버스트 시작 신호(bststa)가 인에이블 된다는 것을 확인할 수 있다. 상기 버스트 시작 신호(bststa)가 인에이블 되었다가 디스에이블 되면, 이후 상기 버스트 클럭(clk_bst)의 두 번째 폴링 에지 타임에 상기 버스트 종료 신호(bstend)가 인에이블 되고, 상기 데이터 스트로브 클럭(dqs)의 두 번째 폴링 에지 타임에 상기 종료 지시 신호(endpnt)가 인에이블 된다. 상기 구간 설정 신호(itset)는 상기 버스트 종료 신호(bstend)와 상기 종료 지시 신호(endpnt)가 겹치는 구간에 로우 레벨(Low Level)로 천이하고, 이후 상기 버스트 시작 신호(bststa)가 인에이블 되기까지 로우 레벨 상태를 유지한다. 상기 구간 설정 신호(itset)가 하이 레벨(High Level)일 때, 상기 라이징 데이터 입력 스트로브 클럭(rdinstb)과 상기 폴링 데이터 입력 스트로브 클럭(fdinstb)이 정상적으로 생성될 수 있다.
그러나 점선으로 표시한 바와 같이, 상기 데이터 스트로브 클럭 쌍(dqs, /dqs)은 외부 노이즈 등에 의해 보다 빠른 타이밍을 가질 수 있다. 또한 상기 외부 클럭(clk_ext)은 도시한 것처럼 그 타이밍이 느려질 수 있다. 이처럼, 데이터 스트로브 클럭 쌍(dqs, /dqs)과 상기 외부 클럭(clk_ext)이 지터(Jitter) 특성을 가지게 되면, 상기 버스트 종료 신호(bstend)의 인에이블 구간은 뒤로 밀리게 되고, 상기 종료 지시 신호(endpnt)의 인에이블 구간은 앞당겨질 수 있다. 이 경우, 상기 구간 설정 신호(itset)는 점선으로 표시한 것처럼 로우 레벨로 천이하지 못하게 되 며, 따라서 상기 라이징 데이터 입력 스트로브 클럭(rdinstb)과 상기 폴링 데이터 입력 스트로브 클럭(fdinstb)의 유효 구간을 정의할 수 없게 된다.
상기 데이터 스트로브 클럭 쌍(dqs, /dqs)을 입력 받는 버퍼가 정해진 버스트 렝쓰 구간 동안만 동작하더라도, 상기 버퍼의 출력단에는 노이즈의 영향으로 링잉(Ringing)하는 신호가 생성될 수 있다. 그러나 이처럼 상기 구간 설정 신호(itset)가 정확한 기능을 하지 못하게 되면, 상기 노이즈에 의한 신호가 차단되지 않으므로, 도시한 것처럼 상기 라이징 데이터 입력 스트로브 클럭(rdinstb)과 상기 폴링 데이터 입력 스트로브 클럭(fdinstb)은 기 설정되지 않은 타이밍에도 토글하게 될 수 있다. 이와 같은 오동작은 결과적으로 원하지 않는 데이터가 입력되는 오동작을 초래하며, 반도체 메모리 장치의 데이터 입력 에러를 유발한다.
상술한 오동작의 원인은 데이터 스트로브 클럭 쌍과 외부 클럭이 다른 타임 도메인(Time Domain)을 갖는다는 것을 고려하지 않고 구간 설정 신호를 생성하였다는 데에 있다. 즉, 서로 다른 타임 도메인을 갖는 클럭들을 이용하여 버스트 종료 신호와 종료 지시 신호를 생성하고, 다시 이로부터 구간 설정 신호를 생성하였으므로, 구비 환경이나 노이즈 등의 영향으로 구간 설정 신호가 정확한 인에이블 구간을 갖지 않게 된 것이다. 이와 같은 원인에 의해 종래의 반도체 메모리 장치는, 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 안정적으로 생성하지 못하였고, 데이터 입력 에러에 무방비로 노출되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 입력 스트로브 클럭이 원하지 않는 타이밍에 토글하는 오동작을 방지하는 반도체 메모리 장치의 데이터 입력 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 구비 환경 및 외부 지터의 영향에도 안정적인 데이터 입력 동작을 지원하는 반도체 메모리 장치의 데이터 입력 제어 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로는, 데이터 스트로브 클럭을 버퍼링하여 버퍼링 클럭을 생성하는 데이터 스트로브 클럭 버퍼; 상기 버퍼링 클럭 및 버스트 시작 신호에 응답하여 구간 설정 신호를 생성하는 구간 설정 수단; 및 상기 구간 설정 신호에 응답하여 상기 버퍼링 클럭을 구동하여 구간 적용 클럭을 생성하는 구간 적용 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로는, 데이터 스트로브 클럭이 버퍼링되어 생성된 버퍼링 클럭 및 버스트 시작 신호에 응답하여 구간 설정 신호를 생성하는 구간 설정 수단; 상기 구간 설정 신호에 응답하여 상기 버퍼링 클럭을 구동하여 구간 적용 클럭을 생성하는 구간 적용 수단; 및 상기 구간 적용 클럭의 위상을 제어하여 라이징 데이터 입력 스트로브 클 럭과 폴링 데이터 입력 스트로브 클럭을 생성하는 위상 제어 수단;을 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 데이터 입력 제어 회로는, 외부 클럭을 이용하지 않고 데이터 스트로브 클럭만을 이용하여 구간 설정 신호를 생성함으로써, 타임 도메인을 일원화시켜 데이터 입력 스트로브 클럭이 원하지 않는 타이밍에 토글하는 오동작을 방지하는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치의 데이터 입력 제어 회로는, 구비 환경에 따라 노이즈나 외부 지터가 발생하여도 하나의 타임 도메인을 이용하여 동작함으로써, 안정적인 데이터 입력 스트로브 클럭을 생성하여 데이터 입력 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로는, 라이트 인에이블 신호(wrt)에 응답하여 데이터 스트로브 클럭 쌍(dqs, /dqs)을 버퍼링하여 버퍼링 클럭(clk_buf)을 생성하는 데이터 스트로브 클럭 버퍼(10); 상기 버퍼링 클럭(clk_buf), 버스트 시작 신호(bststa) 및 버스트 렝쓰 신호(bstl)에 응답하여 구간 설정 신호(itset)를 생성하는 구간 설정 수단(20); 상기 구간 설정 신호(itset)에 응답하여 상기 버퍼링 클럭(clk_buf)을 구동하여 구간 적용 클럭(clk_itapl)을 생성하는 구간 적용 수단(30); 및 상기 구간 적용 클럭(clk_itapl)의 위상을 제어하여 라이징 데이터 입력 스트로브 클럭(rdinstb)과 폴링 데이터 입력 스트로브 클럭(fdinstb)을 생성하는 위상 제어 수단(40);을 포함한다.
상기 데이터 스트로브 클럭 버퍼(10)는 상기 라이트 인에이블 신호(wrt)가 인에이블 되면, 소정 시간 동안 상기 데이터 스트로브 클럭 쌍(dqs, /dqs)을 버퍼링하여 상기 버퍼링 클럭(clk_buf)을 생성한다. 이 때, 상기 라이트 인에이블 신호(wrt)는 버스트 렝쓰에 관한 정보를 담고 있으며, 이에 대응되는 구간 동안만 상기 버퍼링 클럭(clk_buf)이 생성된다.
이후, 상기 구간 설정 수단(20)은 상기 버스트 렝쓰 신호(bstl)가 지시하는 구간 동안 인에이블 되는 상기 구간 설정 신호(itset)를 생성한다. 이 때, 상기 버스트 렝쓰 신호(bstl)는 상기 반도체 메모리 장치에 입력되는 데이터의 버스트 렝쓰가 4인지 8인지를 지시하는 기능을 수행한다. 상기 구간 설정 수단(20)은, 버스트 렝쓰가 4인 경우, 상기 버스트 시작 신호(bststa)가 인에이블 되면 상기 구간 설정 신호(itset)를 인에이블 시키고, 상기 버퍼링 클럭(clk_buf)의 두 주기 동안 인에이블 상태를 유지시킨다. 반면에 버스트 렝쓰가 8인 경우, 상기 버스트 시작 신호(bststa)가 인에이블 되면 상기 구간 설정 신호(itset)를 인에이블 시키고, 상기 버퍼링 클럭(clk_buf)의 네 주기 동안 인에이블 상태를 유지시킨다.
이처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로에서, 상기 구간 설정 수단(20)은 외부 클럭 또는 버스트 클럭을 이용하여 동작하지 않으며, 상기 버퍼링 클럭(clk_buf), 즉 상기 데이터 스트로브 클럭 쌍(dqs, /dqs)을 이용하여 상기 구간 설정 신호(itset)를 생성한다. 따라서, 상기 데이터 입력 제어 회로가 이용하는 클럭의 타임 도메인이 일원화므로, 구비 환경 및 외부 지터의 영향에도 동일한 반응을 나타낼 수 있게 되므로, 보다 안정적인 동작을 수행하게 된다.
상기 구간 적용 수단(30)은 상기 구간 설정 신호(itset)의 인에이블 구간 동안, 상기 버퍼링 클럭(clk_buf)을 구동하여 상기 구간 적용 클럭(clk_itapl)을 생성한다. 노이즈의 영향으로 상기 버퍼링 클럭(clk_buf)에 링잉 현상이 발생하는 경우에도, 상기 구간 설정 신호(itset)가 이를 차단하므로 상기 구간 적용 클럭(clk_itapl)에는 반영되지 않는다.
상기 위상 제어 수단(40)은 상기 구간 적용 클럭(clk_itapl)의 위상을 제어하고 이를 구동함으로써, 상기 라이징 데이터 입력 스트로브 클럭(rdinstb)과 상기 폴링 데이터 입력 스트로브 클럭(fdinstb)을 생성한다. 이후, 상기 라이징 데이터 입력 스트로브 클럭(rdinstb)은 라이징 데이터의 입력 동작에 활용되고, 상기 폴링 데이터 입력 스트로브 클럭(fdinstb)은 폴링 데이터의 입력 동작에 활용된다. 이러한 동작을 통해 반도체 메모리 장치는 외부 클럭의 라이징 에지 타임과 폴링 에지 타임에 데이터를 입력 받을 수 있게 된다.
도 3은 도 2에 도시한 구간 설정 수단의 상세 구성도이다.
도시한 바와 같이, 상기 구간 설정 수단(20)은 상기 버스트 시작 신호(bststa)가 인에이블 되면, 상기 버퍼링 클럭(clk_buf)의 두 주기 이후 레벨 천이하는 2주기 지연 신호(dly_prd2)를 생성하는 2주기 지연부(210); 상기 2주기 지연 신호(dly_prd2)를 상기 버퍼링 클럭(clk_buf)의 두 주기만큼 지연시켜 4주기 지연 신호(dly_prd4)를 생성하는 4주기 지연부(220); 상기 버스트 렝쓰 신호(bstl)에 응답하여 상기 2주기 지연 신호(dly_prd2) 또는 상기 4주기 지연 신호(dly_prd4)를 선택적으로 출력하는 스위칭부(230); 및 상기 버스트 시작 신호(bststa)에 응답하여 상기 스위칭부(230)의 출력 신호로부터 상기 구간 설정 신호(itset)를 생성하는 신호 생성부(240);를 포함한다.
여기에서 상기 2주기 지연부(210)는, 그라운드 전원(VSS)을 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)와 래치 구조를 형성하는 제 2 인버터(IV2); 상기 버퍼링 클럭(clk_buf)을 입력 받는 제 3 인버터(IV3); 상기 버퍼링 클럭(clk_buf)과 상기 제 3 인버터(IV3)의 출력 신호에 응답하여 상기 제 1 인버터(IV1)의 출력 신호를 통과시키는 제 1 패스게이트(PG1); 게이트 단에 상기 버스트 시작 신호(bststa)가 입력되고 드레인 단이 상기 제 1 패스게이트(PG1)의 출력단에 접속되며 소스 단이 접지되는 제 1 트랜지스터(TR1); 상기 제 1 패스게이트(PG1)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 4 인버터(IV4)와 래치 구조를 형성하는 제 5 인버터(IV5); 및 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 6 인버터(IV6);를 포함한다.
또한 상기 2주기 지연부(210)는 상기 버퍼링 클럭(clk_buf)과 상기 제 3 인 버터(IV3)의 출력 신호에 응답하여 상기 제 6 인버터(IV6)의 출력 신호를 통과시키는 제 2 패스게이트(PG2); 상기 제 6 인버터(IV6)의 출력 신호와 상기 제 2 패스게이트(PG2)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)와 래치 구조를 형성하는 제 7 인버터(IV7); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 8 인버터(IV8);를 더 포함한다.
그리고 상기 2주기 지연부(210)는 상기 버퍼링 클럭(clk_buf)과 상기 제 3 인버터(IV3)의 출력 신호에 응답하여 상기 제 8 인버터(IV8)의 출력 신호를 통과시키는 제 3 패스게이트(PG3); 상기 제 8 인버터(IV8)의 출력 신호와 상기 제 3 패스게이트(PG3)의 출력 신호를 입력 받는 제 2 낸드게이트(ND2); 상기 제 2 낸드게이트(ND2)와 래치 구조를 형성하는 제 9 인버터(IV9); 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 10 인버터(IV10);를 추가로 포함한다.
또한 상기 2주기 지연부(210)는 상기 버퍼링 클럭(clk_buf)과 상기 제 3 인버터(IV3)의 출력 신호에 응답하여 상기 제 10 인버터(IV10)의 출력 신호를 통과시키는 제 4 패스게이트(PG4); 상기 제 10 인버터(IV10)의 출력 신호와 상기 제 4 패스게이트(PG4)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)와 래치 구조를 형성하는 제 11 인버터(IV11); 및 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받아 상기 2주기 지연 신호(dly_prd2)를 출력하는 제 12 인버터(IV12);를 더 포함한다.
상기 4주기 지연부(220)는 상기 버퍼링 클럭(clk_buf)을 입력 받는 제 13 인버터(IV13); 상기 버퍼링 클럭(clk_buf)과 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 1주기 지연 신호(dly_prd1)를 통과시키는 제 5 패스게이트(PG5); 상기 1주기 지연 신호(dly_prd1)와 상기 제 5 패스게이트(PG5)의 출력 신호를 입력 받는 제 4 낸드게이트(ND4); 상기 제 4 낸드게이트(ND4)와 래치 구조를 형성하는 제 14 인버터(IV14); 및 상기 제 4 낸드게이트(ND4)의 출력 신호를 입력 받는 제 15 인버터(IV15);를 포함한다.
또한 상기 4주기 지연부(220)는 상기 버퍼링 클럭(clk_buf)과 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 제 15 인버터(IV5)의 출력 신호를 통과시키는 제 6 패스게이트(PG6); 상기 제 15 인버터(IV15)의 출력 신호와 상기 제 6 패스게이트(PG6)의 출력 신호를 입력 받는 제 5 낸드게이트(ND5); 상기 제 5 낸드게이트(ND5)와 래치 구조를 형성하는 제 16 인버터(IV16); 및 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받는 제 17 인버터(IV17);를 더 포함한다.
그리고 상기 4주기 지연부(220)는 상기 버퍼링 클럭(clk_buf)과 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 제 17 인버터(IV17)의 출력 신호를 통과시키는 제 7 패스게이트(PG7); 상기 제 17 인버터(IV17)의 출력 신호와 상기 제 7 패스게이트(PG7)의 출력 신호를 입력 받는 제 6 낸드게이트(ND6); 상기 제 6 낸드게이트(ND6)와 래치 구조를 형성하는 제 18 인버터(IV18); 및 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받는 제 19 인버터(IV19);를 추가로 포함한다.
또한 상기 4주기 지연부(220)는 상기 버퍼링 클럭(clk_buf)과 상기 제 13 인버터(IV13)의 출력 신호에 응답하여 상기 제 19 인버터(IV19)의 출력 신호를 통과시키는 제 8 패스게이트(PG8); 상기 제 19 인버터(IV19)의 출력 신호와 상기 제 8 패스게이트(PG8)의 출력 신호를 입력 받는 제 7 낸드게이트(ND7); 상기 제 7 낸드게이트(ND7)와 래치 구조를 형성하는 제 20 인버터(IV20); 및 상기 제 7 낸드게이트(ND7)의 출력 신호를 입력 받아 상기 4주기 지연 신호(dly_prd4)를 출력하는 제 21 인버터(IV21);를 포함한다.
상기 스위칭부(230)는 상기 버스트 렝쓰 신호(bstl)를 입력 받는 제 22 인버터(IV22); 상기 버스트 렝쓰 신호(bstl)와 상기 제 22 인버터(IV22)의 출력 신호에 응답하여 상기 4주기 지연 신호(dly_prd4)를 통과시키는 제 9 패스게이트(PG9); 및 상기 버스트 렝쓰 신호(bstl)와 상기 제 22 인버터(IV22)의 출력 신호에 응답하여 상기 2주기 지연 신호(dly_prd2)를 통과시키는 제 10 패스게이트(PG10);를 포함한다.
상기 신호 생성부(240)는 게이트 단에 상기 스위칭부(230)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 스위칭부(230)의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 3 트랜지스터(TR3); 상기 버스트 시작 신호(bststa)를 입력 받는 제 23 인버터(IV23); 게이트 단에 상기 제 23 인버터(IV23)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 4 트랜지스터(TR4); 게이트 단에 상기 제 23 인버터(IV23)의 출력 신호가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 5 트랜지스터(TR5); 상기 제 1 노드(N1)에 인가되는 전위를 입력 받아 상기 구간 설정 신호(itset)를 출력하는 제 24 인버터(IV24); 및 상기 제 24 인버터(IV24)와 래치 구조를 형성하는 제 25 인버터(IV25);를 포함한다.
이와 같이 구성된 상기 구간 설정 수단(20)에서, 상기 버스트 시작 신호(bststa)가 디스에이블 된 상태에서는 상기 신호 생성부(240)의 상기 제 4 트랜지스터(TR4)는 턴 오프(Turn Off) 되고, 상기 제 5 트랜지스터(TR5)가 턴 온(Turn On) 된다. 그리고 이 때, 상기 2주기 지연부(220)의 상기 제 4 인버터(IV4)에는 하이 레벨의 신호가 입력되므로, 상기 2주기 지연 신호(dly_prd2)와 상기 4주기 지연 신호(dly_prd4)는 하이 레벨 상태를 유지하게 된다. 따라서, 상기 버스트 렝쓰 신호(bstl)에 응답하여 상기 제 9 패스게이트(PG9) 또는 상기 제 10 패스게이트(PG10)를 통과한 하이 레벨의 신호는 비반전 구동되어 상기 구간 설정 신호(itset)로서 출력된다.
이후, 상기 버스트 시작 신호(bststa)가 인에이블 되면, 상기 신호 생성부(240)의 상기 제 4 트랜지스터(TR4)는 턴 온 되고 상기 제 5 트랜지스터(TR5)는 턴 오프 된다. 이에 따라, 상기 제 1 노드(N1)에는 하이 레벨의 전위가 인가되므로, 상기 구간 설정 신호(itset)는 로우 레벨로 디스에이블 된다. 이 때, 상기 1주기 지연부(210)의 상기 제 4 인버터(IV4)의 입력단에는 로우 레벨의 전위가 인가된다. 상기 버퍼링 클럭(clk_buf)에 동기하여 상기 제 4 인버터(IV4)의 입력단의 로우 레벨의 전위가 상기 2주기 지연 신호(dly_prd2)로서 생성되는 사이에, 상기 버스트 시작 신호(bststa)는 디스에이블 되고, 이에 따라 상기 구간 설정 신호(itset)는 다시 인에이블 된다.
한편, 상기 버스트 시작 신호(bststa)가 인에이블 되면, 상기 버퍼링 클럭(clk_buf)의 2주기 이후 상기 2주기 지연 신호(dly_prd2)는 로우 레벨이 된다. 버스트 렝쓰가 4라면, 상기 로우 레벨의 2주기 지연 신호(dly_prd2)는 상기 제 10 패스게이트(PG10)를 통과하게 되고, 상기 구간 설정 신호(itset)는 디스에이블 된다. 즉, 버스트 렝쓰가 4인 경우, 상기 구간 설정 신호(itset)는 상기 버스트 시작 신호(bststa)의 디스에이블 타이밍에 인에이블 되었다가 상기 버퍼링 클럭(clk_buf)의 2주기 이후에 디스에이블 된다.
마찬가지로, 버스트 렝쓰가 8인 경우, 상기 구간 설정 신호(itset)는 상기 버스트 시작 신호(bststa)의 디스에이블 타이밍에 인에이블 되었다가 상기 버퍼링 클럭(clk_buf)의 4주기 이후에 디스에이블 된다.
즉, 상기 구간 설정 신호(itset)는 상기 버퍼링 클럭(clk_buf)에 동기된 인에이블 구간을 가지며, 상기 버퍼링 클럭(clk_buf)의 토글 타이밍이 변화하면 이에 연동하여 같은 타이밍 변화를 겪게 된다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 버스트 렝쓰(Burst Length)가 4라고 가정하고, 이 때의 상기 데이터 스트로브 클럭 쌍(dqs, /dqs), 상기 버퍼링 클럭(clk_buf), 상기 버스트 시작 신호(bststa), 구간 설정 신호(itset), 라이징 데이터 입력 스트로브 클럭(rdinstb) 및 폴링 데이터 입력 스트로브 클럭(fdinstb)의 파형을 나타내었다.
상기 버퍼링 클럭(clk_buf)은 상기 데이터 스트로브 클럭 쌍(dqs, /dqs)으로 부터 생성되는 클럭이다. 따라서, 임의의 원인에 의해, 점선으로 표시한 바와 같이 상기 데이터 스트로브 클럭 쌍(dqs, /dqs)의 타이밍이 앞당겨지면, 이에 연동하여 상기 버퍼링 클럭(clk_buf)의 타이밍도 앞당겨지게 된다. 이 때, 상기 버퍼링 클럭(clk_buf)에는 링잉 현상이 발생할 수 있다.
상기 구간 설정 신호(itset)는 상기 버스트 시작 신호(bststa)의 디스에이블 타이밍에 인에이블 되고, 상기 버퍼링 클럭(clk_buf)의 두 주기 이후에 디스에이블 된다. 이 때, 상기 버퍼링 클럭(clk_buf)의 타이밍이 앞당겨지면 상기 구간 설정 신호(itset)의 디스에이블 타이밍 또한 앞당겨지게 된다. 따라서 이 경우, 상기 라이징 데이터 입력 스트로브 클럭(rdinstb) 및 폴링 데이터 입력 스트로브 클럭(fdinstb)의 발생 타이밍이 앞당겨지게 된다. 그러나 상기 구간 설정 신호(itset)의 디스에이블 타이밍이 앞당겨지므로, 상기 버퍼링 클럭(clk_buf)의 링잉 현상의 발생에도 원하지 않는 토글 현상은 발생하지 않는다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 데이터 입력 제어 회로는, 데이터 스트로브 클럭 쌍을 버퍼링하여 버퍼링 클럭을 생성하고, 이를 이용하여 구간 설정 신호를 생성한다. 따라서, 구간 설정 신호는 일원화된 타임 도메인의 영향을 받는다. 즉, 외부 클럭 또는 버스트 클럭이 아닌, 데이터 스트로브 클럭 쌍에 연동되는 구간 설정 신호를 생성하고, 이를 이용하여 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 생성함으로써, 구비 환경 또는 외부 지터에 의한 링잉 현상 등의 오동작의 영향을 감소시킬 수 있다. 그러므로, 본 발명의 반도체 메모리 장치는 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 생성함에 있어서, 원하지 않는 토글 현상을 방지할 수 있고 안정적인 데이터 입력 동작을 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 제어 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 구간 설정 수단의 상세 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 제어 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 스트로브 클럭 버퍼 20 : 구간 설정 수단
30 : 구간 적용 수단 40 : 위상 제어 수단

Claims (10)

  1. 데이터 스트로브 클럭을 버퍼링하여 버퍼링 클럭을 생성하는 데이터 스트로브 클럭 버퍼;
    상기 버퍼링 클럭 및 버스트 시작 신호에 응답하여 구간 설정 신호를 생성하는 구간 설정 수단; 및
    상기 구간 설정 신호에 응답하여 상기 버퍼링 클럭을 구동하여 구간 적용 클럭을 생성하는 구간 적용 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  2. 제 1 항에 있어서,
    상기 데이터 스트로브 클럭 버퍼는, 라이트 인에이블 신호가 인에이블 되면 상기 라이트 인에이블 신호가 제공하는 버스트 렝쓰 정보에 따른 시간만큼 버퍼링 동작을 수행하여 상기 버퍼링 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  3. 제 1 항에 있어서,
    상기 구간 설정 수단은, 상기 버스트 시작 신호가 디스에이블 되면 상기 구간 설정 신호를 인에이블 시키고, 버스트 렝쓰에 대응되는 시간이 경과된 후, 상기 버퍼링 클럭에 동기하여 상기 구간 설정 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 구간 설정 수단은,
    상기 버스트 시작 신호가 인에이블 되면, 상기 버퍼링 클럭의 두 주기 이후 레벨 천이하는 2주기 지연 신호를 생성하는 2주기 지연부;
    상기 2주기 지연 신호를 상기 버퍼링 클럭의 두 주기만큼 지연시켜 4주기 지연 신호를 생성하는 4주기 지연부;
    버스트 렝쓰 신호에 응답하여 상기 2주기 지연 신호 또는 상기 4주기 지연 신호를 선택적으로 출력하는 스위칭부; 및
    상기 버스트 시작 신호에 응답하여 상기 스위칭부의 출력 신호로부터 상기 구간 설정 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  5. 제 1 항에 있어서,
    상기 구간 적용 클럭의 위상을 제어하여 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 생성하는 위상 제어 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  6. 데이터 스트로브 클럭이 버퍼링되어 생성된 버퍼링 클럭 및 버스트 시작 신호에 응답하여 구간 설정 신호를 생성하는 구간 설정 수단;
    상기 구간 설정 신호에 응답하여 상기 버퍼링 클럭을 구동하여 구간 적용 클럭을 생성하는 구간 적용 수단; 및
    상기 구간 적용 클럭의 위상을 제어하여 라이징 데이터 입력 스트로브 클럭과 폴링 데이터 입력 스트로브 클럭을 생성하는 위상 제어 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  7. 제 6 항에 있어서,
    상기 구간 설정 수단은, 상기 버스트 시작 신호가 디스에이블 되면 상기 구간 설정 신호를 인에이블 시키고, 버스트 렝쓰에 대응되는 시간이 경과된 후, 상기 버퍼링 클럭에 동기하여 상기 구간 설정 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 구간 설정 수단은,
    상기 버스트 시작 신호가 인에이블 되면, 상기 버퍼링 클럭의 두 주기 이후 레벨 천이하는 2주기 지연 신호를 생성하는 2주기 지연부;
    상기 2주기 지연 신호를 상기 버퍼링 클럭의 두 주기만큼 지연시켜 4주기 지연 신호를 생성하는 4주기 지연부;
    버스트 렝쓰 신호에 응답하여 상기 2주기 지연 신호 또는 상기 4주기 지연 신호를 선택적으로 출력하는 스위칭부; 및
    상기 버스트 시작 신호에 응답하여 상기 스위칭부의 출력 신호로부터 상기 구간 설정 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  9. 제 6 항에 있어서,
    상기 데이터 스트로브 클럭은 클럭 쌍으로 구현되며,
    상기 데이터 스트로브 클럭 쌍을 버퍼링하여 상기 버퍼링 클럭을 생성하는 데이터 스트로브 클럭 버퍼를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
  10. 제 9 항에 있어서,
    상기 데이터 스트로브 클럭 버퍼는, 라이트 인에이블 신호가 인에이블 되면 상기 라이트 인에이블 신호가 제공하는 버스트 렝쓰 정보에 따른 시간만큼 버퍼링 동작을 수행하여 상기 버퍼링 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 제어 회로.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067510A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
KR20050101864A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067510A (ko) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
KR20050101864A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101093000B1 (ko) 2010-05-28 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
US8456924B2 (en) 2010-05-28 2013-06-04 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same

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