KR101897050B1 - 반도체 장치 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 모드 레지스터 셋 신호 및 설정 명령어에 응답하여 외부 클럭의 주파수를 분주함으로써 상기 복수의 내부 클럭을 출력하며, 상기 복수의 내부 클럭이 출력되도록 설정이 완료되었다는 플래그 신호를 생성하는 클럭 주파수 변경부; 및 명령어를 입력받고 상기 플래그 신호 및 상기 모드 레지스터 셋 신호에 응답하여 상기 설정 명령어를 생성하는 명령어 생성부를 포함한다.

Description

반도체 장치 {Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치의 클럭 주파수 변경에 관한 것이다.
일반적으로 반도체 장치는 클럭의 에지(edge)를 기준으로 명령어를 동기시켜 리드 또는 라이트 동작을 수행한다.
예컨대, 반도체 장치를 클럭의 라이징 에지를 기준으로 동기시켜 내부 회로에 제공한다. 이때, 명령어가 클럭의 라이징 에지보다 소정 시간 앞서 제공되어야, 반도체 장치는 클럭의 라이징 에지에 정확히 명령어를 인식할 준비를 할 수 있다. 또한, 명령어의 레벨이 클럭의 라이징 에지 이후에도 소정시간 유지되어야, 반도체 집적회로가 명령어가 지시하는 모드를 정확히 수행할 수 있다.
명령어가 동기되어야 하는 클럭 에지보다 앞서 준비되어야 하는 시간을 셋업 타임(set up time)이라고 하고, 명령어의 레벨이 소정 시간 유지되어야 하는 시간은 홀드 타임(hold time)이라고 한다.
도 1은 일반적인 반도체 장치의 명령어 래치부이다. 반도체 장치의 명령어 래치부는 명령어(CMDB)를 입력받고 클럭(CLK)에 동기되어 내부 명령어(ICMD)를 출력하는 래치부(10)을 포함한다. 명령어(CMDB)는 복수의 명령어일 수 있으며, 예를 들어, 복수의 명령어는 칩 셀렉트 신호(CS), 액티브 신호(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE)일 수 있다. 따라서, 반도체 장치의 명령어 래치부는 각각의 명령어를 래치하기 위하여 복수의 래치부로 구성될 수 있다.
도 2a 내지 도 2b는 일반적인 반도체 장치의 명령어 래치부의 타이밍도이다.
일반적으로 반도체 장치의 리드 또는 라이트 동작은 칩 셀렉트 신호(CS), 액티브 신호(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE) 등과 같은 명령어(CMDB)를 조합하여 수행된다. 따라서, 도 2a에 도시된 바와 같이, 명령어(CMDB)의 펄스 폭이 클럭(CLK)의 한 주기(1*tCK) 펄스 폭과 동일하면 내부 명령어(ICMD)가 명령어(CMDB)의 펄스 폭과 동일한 셋업/홀드 타임을 가져 반도체 장치가 명령어(CMDB)가 지시하는 모드를 정확히 수행할 수 있다.
그러나, 도 2b에 도시된 바와 같이, 명령어(CMDB)의 펄스 폭이 클럭(CLK)의 한 주기(1*tCK) 펄스 폭보다 커지면 내부 명령어(ICMD)가 명령어(CMDB)의 펄스 폭과 다른 셋업/홀드 타임을 가져 반도체 장치가 명령어(CMDB)가 지시하는 모드를 정확하게 인식하지 못하여 내부 명령어(ICMD)의 펄스 폭이 달라지는 경우, 반도체 장치는 입력신호에 따른 동작 모드를 수행하는 것을 실패할 수 있다.
본 발명은 반도체 장치의 명령어를 래치하는 클럭의 주파수를 변경함으로써, 동작의 신뢰성을 확보할 수 있는 반도체 장치를 제공한다.
또한, 본 발명은 반도체 장치의 명령어를 래치하는 클럭을 선택적으로 변경함으로써, 소모 전류를 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 모드 레지스터 셋 신호 및 설정 명령어에 응답하여 외부 클럭의 주파수를 분주함으로써 상기 복수의 내부 클럭을 출력하며, 상기 복수의 내부 클럭이 출력되도록 설정이 완료되었다는 플래그 신호를 생성하는 클럭 주파수 변경부; 및 명령어를 입력받고 상기 플래그 신호 및 상기 모드 레지스터 셋 신호에 응답하여 상기 설정 명령어를 생성하는 명령어 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 클럭 주파수를 변경할 수 있는 모드에 진입하게 하는 주파수 변경 신호 및 주파수가 각각 다른 복수의 내부 클럭을 생성할 수 있게 설정하는 무연산 명령어에 응답하여 외부 클럭을 분주함으로써 상기 복수의 내부 클럭을 생성하며, 상기 무연산 명령어에 응답하여 클럭 주파수를 변경하는 설정이 완료되었다는 주파수 변경 완료 신호를 생성하는 클럭 주파수 변경부; 및 명령어를 입력받고 상기 주파수 변경 신호 및 상기 주파수 변경 완료 신호에 응답하여 상기 무연산 명령어를 생성하는 명령어 생성부를 포함한다.
본 발명은 반도체 장치의 클럭 주파수를 가변하고, 그 결과를 이용하여 변경된 주파수에 응답하여 명령어를 정확히 래치하는 것이 가능하다.
도 1은 일반적인 반도체 장치의 명령어 래치부의 블록도,
도 2a는 도 1에 따른 정상적인 동작의 타이밍 다이어그램,
도 2b는 도 1에 따른 비정상적인 동작의 타이밍 다이어그램,
도 3은 본 발명의 실시예에 따른 반도체 장치 개략적인 블록도,
도 4는 도 3의 싱크 펄스 생성부의 상세회로도,
도 5는 도 3의 커맨드 쉬프터의 상세회로도,
도 6은 도 3의 클럭 생성부의 상세회로도,
도 7은 도 3의 감지부의 상세회로도,
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 클럭 주파수 변경부(700) 및 명령어 생성부(800)를 포함한다.
명령어 생성부(800)는 싱크 펄스(Sync Pulse) 생성부(100) 및 명령어 출력부(600)를 포함한다. 클럭 주파수 변경부(700)는 커맨드 쉬프터(200), 클럭 생성부(300), 감지부(400) 및 앰프부(500)를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 리셋 신호(RST), 명령어(CMD#), 주파수 변경 신호(FRE2N) 및 셀프 리프레쉬 신호(SREF)에 응답하여 외부 클럭(CLK, CLK#)의 주파수를 변경한다.
반도체 장치의 다양한 동작 모드를 미리 설정해 놓고 저장하는 장소가 모드 레지스터이며, 이러한 일련의 모드 레지스터의 집합을 모드 레지스터 셋(Mode Register Set; 이하 MRS)이라고 한다. 주파수 변경 신호(FRE2N)는 MRS 신호에서 미리 설정된 동작 모드 신호이며, 반도체 장치는 MRS 신호에 응답하여 외부 클럭(CLK, CLK#)을 변경하여 주파수가 각각 다른 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성한다. 따라서, 주파수 변경 신호(FRE2N)는 본 발명의 실시예에 따른 반도체 장치가 외부 클럭(CLK, CLK#)을 변경하여 주파수가 각각 다른 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성하는 모드로 진입하게 하는 신호이다.
구체적으로, 싱크 펄스 생성부(100)는 내부 명령어(ICMD), 리셋 신호(RST#), 주파수 변경 신호(FRE2N) 및 주파수 변경 완료 신호(SETEND2N)에 응답하여 무연산 명령어(TER2N)를 생성한다. 싱크 펄스 생성부(100)는 주파수 변경 신호(FRE2N) 및 리셋 신호(RST#)가 활성화되면 무연산 명령어(TER2N)를 생성하고, 주파수 변경 완료 신호(SETEND2N)가 활성화되면 무연산 명령어(TER2N)의 출력을 중단한다. 즉, 무연산 명령어(TER2N)는 본 발명의 실시예에 따른 반도체 장치의 구성요소가 외부 클럭(CLK, CLK#)을 변경하여 주파수가 각각 다른 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성할 수 있도록 설정해 주는 신호이다.
명령어 출력부(600)는 명령어(CMD#)를 래치하여 내부 명령어(ICMD)를 생성하며, 명령어 출력부(600)에 입력되는 명령어(CMD#)는 칩 셀렉트 신호(CS), 액티브 신호(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE)를 포함하는 복수의 명령어 일 수 있으며, 명령어 출력부(600)에서 출력되는 내부 명령어(ICMD)는 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS) 및 내부 라이트 인에이블 신호(IWE) 복수의 내부 명령어일 수 있다. 따라서, 명령어 출력부(600)는 복수의 명령어(CMD#)를 래치하여 복수의 내부 명령어(ICMD)를 출력하기 위하여 복수의 플립플롭을 포함할 수 있다.
무연산 명령어(TER2N)에 응답하여 반도체 장치가 제 1 기준 클럭(PCK)의 주파수 변경을 완료하면, 주파수 변경 완료 신호(SETEND2N)가 활성화된다.
제 1 기준 클럭(PCK)는 외부 클럭(CLK, CLK#)과 클럭의 주기는 동일하고, 외부 클럭(CLK, CLK#)에 비해 진폭(Amplitude)은 다른 신호이다. 제 1 기준 클럭(PCK)은 앰프부(500)에서 외부 클럭(CLK)과 상보적 외부 클럭(CLK#)을 비교하여 생성된 신호이다.
따라서, 주파수 변경 완료 신호(SETEND2N)가 활성화되면, 싱크 펄스 생성부(100)는 무연산 명령어(TER2N)을 출력을 중단하여 처음 출력된 무연산 명령어(TER2N)에 의해 정해진 반도체 장치의 세팅이 변경되지 않도록 한다.
커맨드 쉬프터(200)는 제 1 기준 클럭(PCK)을 입력받아 이를 지연한 신호에 응답하여 무연산 명령어(TER2N)를 순차적으로 지연한다. 그 결과, 커맨드 쉬프터(200)는 무연산 명령어(TER2N)를 지연하여 제 1 제어신호(TERSYNC) 및 제 2 제어신호(TERSET)를 생성한다. 제 1 제어신호(TERSYNC)는 클럭 생성부(300)에 입력되어 클럭 생성부(300)를 리셋시킨다. 클럭 생성부(300)는 리셋되면, 제 1 기준 클럭(PCK)과 동일한 주파수의 제 1 내부 클럭(ICLK1N) 및 제 1 기준 클럭(PCK)과 주파수가 다른 제 2 내부 클럭(ICLK2N)를 생성한다.
감지부(400)는 주파수 변경 신호(FRE2N), 셀프 리프레쉬 신호(SREF), 리셋 신호(RST#) 및 제 2 제어신호(TERSET)에 응답하여 주파수 변경 완료 신호(SETEND2N)를 생성한다. 즉, 주파수 변경 완료 신호(SETEND2N)는 무연산 명령어(TER2N)를 지연한 제 2 제어신호(TERSET)에 응답하여 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수와 다르게 변경되었음을 알리는 신호이다.
즉, 주파수 변경 완료 신호(SETEND2N)는 본 발명의 실시예에 따른 반도체 장치의 구성요소가 외부 클럭(CLK, CLK#)을 변경하여 주파수가 각각 다른 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성할 수 있도록 설정을 완료하였다는 플래그 신호(Flag Signal)이다.
도 4는 도 3의 싱크 펄스 생성부(100)의 상세회로도이다. 도 3 내지 도 4를 참조하여, 싱크 펄스 생성부(100)의 동작을 설명하면 다음과 같다.
싱크 펄스 생성부(100)는 싱크 펄스 제어부(110) 및 싱크 펄스 연산부(120)를 포함한다.
싱크 펄스 제어부(110)는 주파수 변경 신호(FRE2N), 리셋 신호(RST#)를 논리 연산하는 제 1 낸드게이트(ND1), 제 1 낸드게이트(ND1)의 출력 신호와 주파수 변경 완료 신호(SETEND2N)를 논리연산하여 인에이블 신호(EN)를 출력하는 제 1 노아게이트(NR1)를 포함한다.
싱크 펄스 연산부(120)는 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT) 및 내부 로우 어드레스 스트로브 신호(IRAS)를 논리 연산하는 제 2 낸드게이트(ND2), 내부 컬럼 어드레스 스트로브 신호(ICAS), 내부 라이트 인에이블 신호(IWE) 및 인에이블 신호(EN)를 논리 연산하는 제 3 낸드게이트(ND3) 및 제 2 낸드게이트(ND2)의 출력 신호와 제 3 낸드게이트(ND3)의 출력 신호를 논리 연산하는 제 2 노아게이트(NR2)를 포함한다.
구체적으로, 제 2 내부 클럭(ICLK2N)의 주파수를 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2로 출력하기 위해 주파수 변경 신호(FRE2N)가 활성화 상태(하이레벨로 천이)된다.
반도체 장치는 파워업 후에 리셋 신호(RST#)가 해제(하이레벨로 천이)된다. 주파수 변경 완료 신호(SETEND2N)는 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2이 되면 활성화 상태(하이레벨로 천이)가 된다.
따라서, 싱크 펄스 제어부(110)는 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2이 되지 않았을 때에는, 활성화되는 인에이블 신호(EN)를 출력하고, 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2이 되면, 비활성화되는 인에이블 신호(EN)를 출력한다.
한편, 싱크 펄스 연산부(120)는 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS), 내부 라이트 인에이블 신호(IWE) 및 인에이블 신호(EN)를 논리 연산하여 무연산 명령어(TER2N)을 생성한다.
일반적으로 무연산 명령어(No Operation Command)는 상보적인 칩 셀렉트 신호(CS#)가 로우레벨이고, 상보적인 액티브 신호(ACT#), 상보적인 로우 어드레스 스트로브 신호(RAS#), 상보적인 컬럼 어드레스 스트로브 신호(CAS#) 및 상보적인 라이트 인에이블 신호(WE#)가 하이레벨이면 무연산 명령어(No Operation Command)가 활성화된다. 무연산 명령어(No Operaton Command)는 반도체 장치가 아이들(IDLE) 상태 또는 대기(WAIT) 상태에 있는 동안 원치 않는 명령어가 레지스터(Register)되는 것을 방지하는 명령어이다. 본 발명의 무연산 명령어(TER2N)는 본 발명의 실시예에 따른 반도체 장치의 구성요소가 외부 클럭(CLK, CLK#)을 변경하여 주파수가 각각 다른 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성할 수 있도록 설정해 주는 신호이고, 설정된 반도체 장치가 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성되는 동안 원치 않는 명령어가 입력되어 설정된 값과 다르게 복수의 내부 클럭(ICLK1N, ICLK2N)을 생성되는 것을 방지한다.
내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS) 및 내부 라이트 인에이블 신호(IWE)는 각각 칩 셀렉트 신호(CS), 액티브 신호(ACT), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE)가 명령어 출력부(600)에서 제 2 내부 클럭(ICLK2N)에 응답하여 생성된 신호이다.
구체적으로, 싱크 펄스 연산부(120)는 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS) 및 내부 라이트 인에이블 신호(IWE)가 하이레벨로 입력되고, 인에이블 신호(EN)가 하이레벨로 입력되면 활성화 상태의 무연산 명령어(TER2N)을 생성한다.
무연산 명령어(TER2N)는 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS) 및 내부 라이트 인에이블 신호(IWE)의 펄스 폭만큼 활성화 구간을 갖는다.
또한, 싱크 펄스 연산부(120)는 인에이블 신호(EN)가 비활성화(로우레벨로 천이)되면, 내부 칩 셀렉트 신호(ICS), 내부 액티브 신호(IACT), 내부 로우 어드레스 스트로브 신호(IRAS), 내부 컬럼 어드레스 스트로브 신호(ICAS) 및 내부 라이트 인에이블 신호(IWE)가 하이레벨로 입력되어도 활성화 상태의 무연산 명령어(TER2N)을 출력하지 못한다.
도 5는 도 3의 커맨드 쉬프터(200)의 상세회로도이다. 도 3 내지 도 5를 참조하여, 커맨드 쉬프터(200)의 동작을 설명하면 다음과 같다.
커맨드 쉬프터(200)는 기준 클럭 지연부(210) 및 제어신호 생성부(220)를 포함한다.
기준 클럭 지연부(210)는 제 1 기준 클럭(PCK)을 지연하여 복수의 지연 클럭을 생성한다.
기준 클럭 지연부(210)는 주파수 변경 신호(FRE2N)를 반전하여 출력하는 제 1 인버터(IV1), 제 1 인버터(IV1)의 출력 신호와 주파수 변경 완료 신호(SETEND2N)를 논리 연산하는 제 3 노아게이트(NR3), 제 3 노아게이트(NR3)의 출력 신호와 제 1 기준 클럭(PCK)를 논리 연산하는 제 4 낸드게이트(ND4), 제 4 낸드게이트(ND4)의 출력 신호를 반전하는 제 2 인버터(IV2), 제 2 인버터(IV2)의 출력 신호를 반전하는 제 3 인버터(IV3), 제 3 인버터(IV3)의 출력 신호를 반전하는 제 4 인버터(IV4), 제 4 인버터(IV4)의 출력 신호를 반전하는 제 5 인버터(IV5), 제 5 인버터(IV5)의 출력 신호를 반전하는 제 6 인버터(IV6), 제 6 인버터(IV6)의 출력 신호를 반전하는 제 7 인버터(IV7), 제 7 인버터(IV7)의 출력 신호를 반전하는 제 8 인버터(IV8), 제 8 인버터(IV8)의 출력 신호를 반전하는 제 9 인버터(IV9), 제 9 인버터(IV9)의 출력 신호를 반전하는 제 10 인버터(IV10), 제 10 인버터(IV10)의 출력 신호를 반전하는 제 11 인버터(IV11), 제 11 인버터(IV11)의 출력 신호를 반전하는 제 12 인버터(IV12)의 출력 신호를 반전하는 제 13 인버터(IV13), 제 13 인버터(IV13)의 출력 신호를 반전하는 제 14 인버터(IV14)를 포함한다.
제 1 인버터(IV1)는 주파수 변경 신호(FRE2N)을 반전하여 출력한다. 이때, 주파수 변경 신호(FRE2N)는 하이레벨이므로, 제 1 인버터(IV1)에서 출력되는 신호는 로우레벨이다.
주파수 변경 완료 신호(SETEND2N)는 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2이 되지 않았을 때에는 로우레벨이고, 제 2 내부 클럭(ICLK2N)의 주파수가 외부 클럭(CLK, CLK#) 또는 제 1 기준 클럭(PCK)의 주파수의 1/2이 되면 하이레벨이다.
로우레벨의 제 1 인버터(IV1) 출력 신호와 로우레벨의 주파수 변경 완료 신호(SETEND2N)를 입력받은 제 3 노아게이트(NR3)의 출력 신호는 하이레벨이 된다.
제 4 낸드게이트(ND4)는 하이레벨의 제 3 노아게이트(NR3) 출력 신호에 응답하여 제 1 기준 클럭(PCK)을 반전하여 출력한다. 즉, 제 1 기준 클럭(PCK)이 하이레벨이면 제 4 낸드게이트(ND4)의 출력 신호는 로우레벨이되고, 제 1 기준 클럭(PCK)이 로우레벨이면 제 4 낸드게이트(ND4)의 출력 신호는 하이레벨이 된다.
제 2 인버터(IV2)는 제 4 낸드게이트(ND4)의 출력 신호를 반전하여 출력한다. 제 2 인버터(IV2)의 출력 신호는 제 1 지연 클럭(CK3#)이다.
제 3 내지 6 인버터(IV3, IV4, IV5, IV6)는 제 2 인버터(IV2)의 출력 신호를 지연하고 제 6 인버터(IV6)에서 제 2 지연 클럭(CK7#)을 출력한다.
제 7 내지 10 인버터(IV7, IV8, IV9, IV10)는 제 6 인버터(IV6)의 출력 신호를 지연하고 제 10 인버터(IV10)에서 제 3 지연 클럭(CK11#)을 출력한다.
제 11 인버터(IV11)는 제 10 인버터(IV10)의 출력 신호를 반전하여 제 4 지연 클럭(CK12)를 출력한다.
제 12 내지 14 인버터(IV12, IV13, IV14)는 제 11 인버터(IV11)의 출력 신호를 지연하여 제 5 지연 클럭(CK15#)을 출력한다.
따라서, 제 1 내지 3 지연 클럭(CK3#, CK7#, CK11#)은 제 1 기준 클럭과 위상이 같고, 제 4 내지 5 지연 클럭(CK12, CK15#)은 제 1 기준 클럭과 위상이 반대이다.
제어신호 생성부(220)는 초기화부(221) 및 제어신호 출력부(222)를 포함한다. 초기화부(221)는 셀프 리프레쉬 신호(SREF)를 반전하는 제 15 인버터(IV15), 제 15 인버터(IV15)의 출력 신호, 리셋 신호(RST#) 및 주파수 변경 신호(FRE2N)을 논리 연산하는 제 5 낸드게이트(ND5)를 포함한다.
제어신호 출력부(222)는 제 1 내지 5 플립플롭(F1, F2, F3, F4, F5) 및 제 16 인버터(IV16)를 포함한다. 제 1 플립플롭(F1)은 무연산 명령어(TER2N)를 입력받고 제 4 지연 클럭(CK12) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 1 지연 무연산 명령어(TERD1)를 출력한다. 제 2 플립플롭(F2)은 제 1 지연 무연산 명령어(TERD1)를 입력받고 제 5 지연 클럭(CK15#) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 2 지연 무연산 명령어(TERD2)를 출력한다. 제 3 플립플롭(F3)은 제 2 지연 무연산 명령어(TERD2)를 입력받고 제 3 지연 클럭(CK11#) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 3 지연 무연산 명령어(TERD3)를 출력한다. 제 4 플립플롭(F4)은 제 3 지연 무연산 명령어(TERD3)를 입력받고 제 2 지연 클럭(CK7#) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 4 지연 무연산 명령어(TERD4)를 출력한다. 제 5 플립플롭(F5)은 제 4 지연 무연산 명령어(TERD4)를 입력받고 제 1 지연 클럭(CK3#) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 5 지연 무연산 명령어(TERD5)를 출력한다. 제 16 인버터(IV16)는 제 5 지연 무연산 명령어(TERD5)를 반전하여 제 1 제어신호(TERSYNC)를 출력한다. 제 6 플립플롭(F6)은 제 5 지연 무연산 명령어(TERD5)를 입력받고 제 1 지연 클럭(CK#) 및 제 5 낸드게이트(ND5)의 출력 신호에 응답하여 제 2 제어신호(TERSET)를 출력한다.
구체적으로, 초기화부(221)는 셀프 리프레쉬 신호(SREF), 리셋 신호(RST#) 및 주파수 변경 신호(FRE2N)에 응답하여 제 5 낸드게이트(ND5)에서 제어신호 출력부(222)의 초기화 여부를 결정하는 신호를 출력한다.
일반적으로 반도체 장치는 셀프 리프레쉬(Self-Refresh) 모드에서 클럭을 비활성화한다. 즉, 반도체 장치가 셀프 리프레쉬 모드를 끝내고 다시 동작할 때, 설정된 주파수와 다르게 출력하는 문제점이 있다. 따라서, 초기화부(221)는 셀프 리프레쉬 신호(SREF)에 응답하여 제어신호 출력부(222)를 제어한다.
초기화부(221)는 셀프 리프레쉬 신호(SREF)가 비활성화 되고, 리셋 신호(RST#) 및 주파수 변경 신호(FRE2N)이 활성화되면 제 5 낸드게이트(ND5)에서 제어신호 출력부(222)를 활성화하는 신호를 출력한다.
제어신호 출력부(222)는 제 1 내지 5 지연 클럭(CK3#, CK7#, CK11#, CK12, CK15#)에 응답하여 무연산 명령어(TER2N)를 소정 시간 지연하여 제 1 제어신호(MOPSYNC#) 및 제 2 제어신호(TERSET)를 출력한다.
또한, 제 1 제어신호(TERSYNC)는 제 5 지연 무연산 명령어(TERD5)를 반전한 신호이고, 제 2 제어신호(TERSET)는 제 5 지연 무연산 명령어(TERD5)를 소정시간 지연한 신호이므로, 제 1 제어신호(TERSYNC)와 제 2 제어신호(TERSET)는 상보적 관계에 있다.
도 6은 도 3의 클럭 생성부(300)의 상세회로도이다.
도 3 내지 6을 참조하면, 클럭 생성부(300)는 제 1 제어신호(TERSYNC) 및 상보적인 제 2 기준 클럭(PCK2N#)에 응답하여 싱크 리셋 신호(SYNCRST)를 생성하는 제 6 낸드게이트(ND6), 주파수 변경 신호(FRE2N) 및 제 1 기준 클럭(PCK)을 논리연산하는 제 7 낸드게이트(ND7), 제 7 낸드게이트(ND7)의 출력 신호에 응답하여 제 1 기준 클럭(PCK)의 주파수를 1/2로 변경한 제 2 기준 클럭(PCK2N) 및 상보적인 제 2 기준 클럭(PCK2N#)을 출력하는 제 6 플립플롭(F6), 제 2 기준 클럭(PCK2N)과 주파수 변경 완료 신호(SETEND2N)을 논리 연산하는 제 8 낸드게이트(ND8), 제 8 낸드게이트(ND8)의 출력 신호와 제 1 기준 클럭(PCK)을 논리 연산하여 제 2 내부 클럭(ICLK2N)을 출력하는 제 9 낸드게이트(ND9)를 포함한다.
제 1 제어신호(TERSYNC)가 활성화(로우레벨로 천이)되면 제 6 낸드게이트(ND6)는 싱크 리셋 신호(SYNCRST)를 활성화(하이레벨로 천이)시킨다.
또한, 주파수 변경 신호(FRE2N)이 활성화(하이레벨로 천이)되면 제 7 낸드게이트(ND7)는 제 1 기준 클럭(PCK)을 반전하여 출력한다.
제 6 플립플롭(F6)은 활성화 상태의 싱크 리셋 신호(SYNCRST) 및 제 7 낸드게이트(ND7) 의 출력 신호에 응답하여 제 1 기준 클럭(PCK)에 비해 주파수가 1/2인 제 2 기준 클럭(PCK2N) 및 상보적인 제 2 기준 클럭(PCK2N#)을 출력한다.
제 8 낸드게이트(ND8)는 주파수 변경 완료 신호(SETEND2N)가 활성화(하이레벨로 천이)되기 전에는 제 2 기준 클럭(PCK2N)을 입력받아도 제 8 낸드게이트(ND8)의 출력 신호가 토글링(toggling)되지 않지만, 주파수 변경 완료 신호(SETEND2N)가 활성화(하이레벨로 천이)되면 제 2 기준 클럭(PCK2N)을 입력받아 제 1 기준 클럭(PCK) 및 외부 클럭(CLK, CLK#)의 주파수의 1/2인 신호를 출력한다.
제 9 낸드게이트(ND9)는 제 8 낸드게이트(ND8)의 출력 신호와 제 1 기준 클럭(PCK)을 논리 연산하여 제 2 내부 클럭(ICLK2N)을 출력한다. 제 8 낸드게이트(ND8)의 출력 신호가 토글링하기 전에는 제 9 낸드게이트(ND9)는 제 1 기준 클럭(PCK)을 제 2 내부 클럭(ICLK2N)으로 출력한다. 한편, 제 8 낸드게이트(ND8)의 출력 신호가 토글링하면 제 9 낸드게이트(ND9)는 제 1 기준 클럭(PCK) 및 외부 클럭(CLK, CLK#)의 주파수의 1/2인 신호를 제 2 내부 클럭(ICLK2N)으로 출력한다. 즉, 클럭 생성부(300)는 주파수 변경 완료 신호(SETEND2N)가 활성화되기 전에는 제 2 내부 클럭(ICLK2N)의 주파수를 제 1 기준 클럭(PCK) 및 외부 클럭(CLK, CLK#)의 주파수의 1/2로 변경하지 않지만, 주파수 변경 신호(SETEND2N)가 활성화되면 제 2 내부 클럭(ICLK2N)의 주파수를 제 1 기준 클럭 및 외부 클럭(CLK, CLK#)의 주파수의 1/2로 변경한다.
또한, 클럭 생성부(300)는 제 1 기준 클럭(PCK)을 제 1 내부 클럭(ICLK1N)로 출력하여 제 1 기준 클럭(PCK) 및 외부 클럭(CLK, CLK#)과 동일한 주파수가 필요한 반도체 장치 내부 회로에 제 1 내부 클럭(ICLK1N)을 공급한다.
도 7은 도 3의 감지부(400)의 상세회로도이다.
도 3 내지 도 7을 참조하면, 감지부(400)는 제 2 제어신호(TERSET), 리셋 신호(RST#), 주파수 변경 신호(FRE2N) 및 셀프 리프레쉬 신호(SREF)에 응답하여 주파수 변경 완료 신호(SETEND2N)을 생성한다.
감지부(400)는 래치 제어부(410), 래치부(420) 및 주파수 변경 완료 신호 출력부(430)을 포함한다.
래치 제어부(410)는 셀프 리프레쉬 신호(SREF) 및 주파수 변경 신호(FRE2N)를 논리 연산하여 래치 제어신호(LC)를 출력하는 제 10 낸드게이트(ND10)를 포함한다.
래치부(420)는 리셋 신호(RST#), 래치 제어신호(LC) 및 제 12 낸드게이트(ND12)의 출력 신호를 논리 연산하는 제 11 낸드게이트(ND11), 제 2 제어신호(TERSET)를 반전하는 제 17 인버터(IV17) 및 제 11 낸드게이트(ND11)의 출력 신호 및 제 17 인버터(IV17)의 출력 신호를 논리 연산하는 제 12 낸드게이트(ND12)를 포함한다.
주파수 변경 완료 신호 출력부(430)는 주파수 변경 신호(FRE2N) 및 제 12 낸드게이트(ND12)의 출력 신호를 논리 연산하는 제 13 낸드게이트(ND13) 및 제 13 낸드게이트(ND13)의 출력 신호를 반전하는 제 18 인버터(IV18)를 포함한다.
래치 제어부(410)는 셀프 리프레쉬 신호(SREF) 및 주파수 변경 신호(FRE2N)을 입력받아 래치부(420)를 제어하는 래치 제어신호(LC)를 제 10 낸드게이트(ND10)에서 출력한다.
셀프 리프레쉬 신호(SREF)가 활성화된 경우, 반도체 장치는 셀프 리프레쉬 모드에 진입하여 모든 클럭을 비활성화하므로, 반도체 장치가 셀프 리프레쉬 모드를 종료하고 다시 반도체 장치를 동작할 때, 설정된 주파수와 다르게 클럭을 출력하는 문제점이 있다. 따라서, 감지부(400)는 셀프 리프레쉬 신호(SREF)를 제어신호로 하여 셀프 리프레쉬 신호(SREF)가 활성화 상태인 경우에는 주파수 변경 완료 신호(FRE2N)를 비활성화하여 동작의 신뢰성을 확보하게 한다.
래치부(420)는 제 2 제어신호(TERSET)가 활성화(하이레벨로 천이)되면 제 12 낸드게이트(ND12)에서 하이레벨의 플래그 제어신호(FC)를 출력한다. 이때, 주파수 변경 완료 신호 출력부(430)는 하이레벨의 플래그 제어신호(FC)와 활성화 상태(하이레벨)의 주파수 변경 신호(FRE2N)를 입력받아 주파수 변경 완료 신호(SETEND2N)를 활성화(하이레벨로 천이)한다.
한편, 래치부(420)는 제 2 제어신호(TERSET)가 비활성화 상태일 때에는 제 12 낸드게이트(ND12)에서 로우레벨의 플래그 제어신호(FC)를 출력한다. 이때, 주파수 변경 완료 신호 출력부(430) 플래그 제어신호(FC)에 응답하여 주파수 변경 완료 신호(SETEND2N)를 비활성화한다.
즉, 감지부(400)는 커맨드 쉬프터(200)에서 출력되는 제 2 제어신호(TERSET)에 응답하여 주파수 변경 완료 신호(SETEND2N)를 출력한다. 구체적으로, 감지부(400)는 제 2 제어신호(TERSET)가 활성화 상태로 입력되면 주파수 변경 완료 신호(SETEND2N)를 활성화 상태로 출력하고, 제 2 제어신호(TERSET)가 비활성화 상태로 입력되면 주파수 변경 완료 신호(SETEND2N)를 비활성화 상태로 출력한다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 클럭의 동작 타이밍도이다.
도 3 내지 도 8을 참조하여, 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
앰프부(500)는 외부 클럭(CLK, CLK#)에 응답하여 앰프부(500)는 외부 클럭(CLK, CLK#)과 동일한 주파수를 갖는 제 1 기준 클럭(PCK)을 출력한다.
싱크 펄스 생성부(100)는 주파수 변경 신호(FRE2N), 리셋 신호(RST#) 및 내부 명령어(ICMD)가 활성화되면 하이레벨 펄스를 갖는 무연산 명령어(TER2N)를 생성한다.
커맨드 쉬프터(200)는 주파수 변경 신호(FRE2N)이 활성화되고, 주파수 변경 완료 신호(SETEND2N)이 활성화될 때까지. 제 1 기준 클럭(PCK)을 소정 시간 지연하여 제 4 지연 클럭(CK12) 및 제 5 지연 클럭(CK15#)을 생성한다. 제 4 지연 클럭(CK12)과 제 5 지연 클럭(CK15#)은 상보적인 관계에 있다.
이때, 제어신호 생성부(220)는 무연산 명령어(TER2N)를 입력받고 제 4 지연 클럭(CK12)에 응답하여 제 1 지연 무연산 명령어(TERD1)를 생성한다. 제 1 지연 무연산 명령어(TERD1)는 무연산 명령어(TER2N)에 비해 소정 시간 지연된 후에 하이레벨 펄스를 갖는다.
또한, 제어신호 생성부(220)는 제 1 지연 무연산 명령어(TERD1)를 제 5 지연 클럭(CK15#)에 응답하여 소정 시간 지연하여 제 1 제어신호(TERSYNC)를 출력한다. 제 1 제어신호(TERSYNC)는 제 1 지연 무연산 명령어(TERD1)에 비해 소정 시간 지연된 후에 로우레벨 펄스를 갖는다.
클럭 생성부(300)는 제 1 제어신호(TERSYNC)가 활성화(로우레벨 펄스)되면 제 6 플립플롭(F6)을 초기화한다. 이때, 제 6 플립플롭(F6)를 초기화하는 싱크 리셋 신호(SYNCRST)는 제 1 제어신호(TERSYNC)가 활성화되면 제 1 제어신호(TERSYNC)에 응답하여 토글링한다.
클럭 생성부(300)는 제 1 기준 클럭(PCK)과 동일한 주파수의 제 1 내부 클럭(ICLK1N)을 출력한다. 이때, 제 1 내부 클럭(ICLK1N)은 제 1 기준 클럭(PCK)과 동일할 수 있다.
또한, 클럭 생성부(300)는 주파수 변경 완료 신호(SETEND2N)이 활성화(하이레벨로 천이)되면 제 2 내부 클럭(ICLK2N)의 주파수를 변경한다. 본 발명의 실시예에서는 제 2 내부 클럭(ICLK2N)의 주파수를 제 1 내부 클럭(ICLK1N), 제 1 기준 클럭(PCK) 및 외부 클럭(CLK, CLK#)의 주파수의 1/2로 변경한다.
감지부(400)는 무연산 명령어(TER2N)에 비해 소정 시간 지연된 제 1 제어신호(TERSET)에 응답하여 주파수 변경 완료 신호(SETEND2N)를 활성화(하이레벨로 천이)한다.
주파수 변경 완료 신호(SETEND2N)이 활성화(하이레벨로 천이)되면, 싱크 펄스 생성부(100)는 내부 명령어(ICMD)가 변경되어도 반복하여 무연산 명령어(TER2N)를 활성화 상태로 출력하지 않는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 명령어 래치부 100: 싱크 펄스 생성부
110: 싱크 펄스 제어부 120: 싱크 펄스 연산부
200: 커맨드 쉬프터 210: 기준 클럭 지연부
220: 제어신호 생성부 221: 초기화부
222: 제어신호 출력부 300: 클럭 생성부
400: 감지부 410: 래치 제어부
420: 래치부 430: 주파수 변경 완료 신호 출력부
500: 앰프부 600: 명령어 출력부
700: 클럭 주파수 변경부 800: 명령어 생성부

Claims (20)

  1. 모드 레지스터 셋 신호 및 설정 명령어에 응답하여 외부 클럭의 주파수를 분주함으로써 복수의 내부 클럭을 출력하며, 상기 복수의 내부 클럭이 출력되도록 설정이 완료되었다는 플래그 신호를 생성하는 클럭 주파수 변경부; 및
    명령어를 입력받고 상기 플래그 신호 및 상기 모드 레지스터 셋 신호에 응답하여 상기 설정 명령어를 생성하는 명령어 생성부를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 클럭 주파수 변경부는,
    상기 설정 명령어 및 상기 모드 레지스터 셋 신호가 활성화되면 상기 외부 클럭과 동일한 주파수의 제 1 내부 클럭 및 상기 외부 클럭과 다른 주파수의 제 2 내부 클럭을 생성하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제 2 내부 클럭은,
    상기 제 1 내부 클럭의 주파수의 1/2인 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 명령어 생성부는,
    상기 플래그 신호가 비활성화 상태이고, 상기 모드 레지스터 셋 신호가 활성화 상태일 때에는 상기 설정 명령어를 활성화하고,
    상기 플래그 신호가 활성화 상태이면 상기 설정 명령어를 비활성화하는 것을 특징으로 하는 반도체 장치.
  5. 클럭 주파수를 변경할 수 있는 모드에 진입하게 하는 주파수 변경 신호 및 주파수가 각각 다른 복수의 내부 클럭을 생성할 수 있게 설정하는 무연산 명령어에 응답하여 외부 클럭을 분주함으로써 상기 복수의 내부 클럭을 생성하며, 상기 무연산 명령어에 응답하여 클럭 주파수를 변경하는 설정이 완료되었다는 주파수 변경 완료 신호를 생성하는 클럭 주파수 변경부; 및
    명령어를 입력받고 상기 주파수 변경 신호 및 상기 주파수 변경 완료 신호에 응답하여 상기 무연산 명령어를 생성하는 명령어 생성부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 클럭 주파수 변경부는,
    상기 무연산 명령어를 소정 시간 지연하여 위상이 서로 반대인 제 1 제어신호 및 제 2 제어신호를 생성하는 커맨드 쉬프터;
    상기 외부 클럭을 증폭한 제 1 기준 클럭을 입력받고 상기 제 1 제어신호, 상기 주파수 변경 신호 및 상기 주파수 변경 완료 신호에 응답하여 상기 제 1 기준 클럭의 주파수와 동일한 제 1 내부 클럭 및 상기 제 1 기준 클럭의 주파수와 다른 제 2 내부 클럭으로 생성하는 클럭 생성부; 및
    상기 제 2 제어신호 및 상기 주파수 변경 신호에 응답하여 상기 주파수 변경 완료 신호를 활성화하는 감지부를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 명령어 생성부는,
    상기 명령어를 래치하여 반도체 장치에 이용하는 내부 명령어를 생성하는 명령어 출력부;
    상기 내부 명령어를 입력받고 리셋 신호, 상기 주파수 변경 신호 및 상기 주파수 변경 완료 신호에 응답하여 상기 무연산 명령어를 생성하는 싱크 펄스 생성부를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 싱크 펄스 생성부는,
    상기 주파수 변경 신호, 상기 리셋 신호 및 상기 주파수 변경 완료 신호에 응답하여 인에이블 신호를 생성하는 싱크 펄스 제어부; 및
    상기 내부 명령어 및 상기 인에이블 신호에 응답하여 상기 무연산 명령어를 생성하는 싱크 펄스 연산부를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 싱크 펄스 제어부는,
    상기 주파수 변경 신호 및 상기 리셋 신호가 활성화 상태이고, 상기 주파수 변경 완료 신호가 비활성화 상태로 입력되면 활성화되는 인에이블 신호를 생성하며, 상기 주파수 변경 완료 신호가 활성화 상태로 입력되면 비활성화되는 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 장치
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 싱크 펄스 연산부는,
    상기 내부 명령어 및 상기 인에이블 신호가 활성화 상태로 입력되면 상기 무연산 명령어를 활성화하고, 상기 인에이블 신호가 비활성화 상태로 입력되면 상기 무연산 명령어를 비활성화하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 커맨드 쉬프터는,
    상기 주파수 변경 신호 및 상기 주파수 변경 완료 신호에 응답하여 상기 제 1 기준 클럭을 소정 시간 지연하여 복수의 지연 클럭을 생성하는 기준 클럭 지연부; 및
    상기 복수의 지연 클럭에 응답하여 상기 무연산 명령어를 지연하여 상기 제 1 제어신호 및 상기 제 2 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 제어신호 생성부는,
    상기 복수의 지연 클럭에 응답하여 상기 무연산 명령어를 소정 시간 지연하여 제 1 제어신호 및 제 2 제어신호를 출력하는 제어신호 출력부; 및
    셀프 리프레쉬 신호, 리셋 신호 및 상기 주파수 변경 신호에 응답하여 상기 제어신호 출력부를 초기화하는 신호를 생성하는 초기화부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 초기화부는,
    상기 셀프 리프레쉬 신호는 반도체 장치의 셀프 리프레쉬 모드가 종료하면 비활성화되며, 비활성화 상태의 상기 셀프 리프레쉬 신호, 활성화 상태의 상기 리셋 신호 및 상기 주파수 변경 신호를 입력받아 상기 제어신호 출력부를 초기화하는 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 감지부는,
    상기 제 2 제어신호가 비활성화 상태로 입력되는 경우에는 상기 주파수 변경 완료 신호를 비활성화 상태로 유지하고, 상기 제 2 제어신호가 활성화 상태로 입력되면 상기 주파수 변경 완료 신호를 활성화하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 감지부는,
    셀프 리프레쉬 신호 및 주파수 변경 신호에 응답하여 래치 제어신호를 생성하는 래치 제어부;
    리셋 신호, 상기 래치 제어신호에 응답하여 활성화 상태의 상기 제 2 제어신호가 입력되면 활성화되고, 비활성화 상태의 상기 제 2 제어신호가 입력되면 비활성화 되는 플래그 제어신호를 출력하는 래치부; 및
    상기 플래그 제어신호 및 상기 주파수 변경 신호에 응답하여 상기 주파수 변경 완료 신호를 생성하는 주파수 변경 완료 신호 출력부를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 래치 제어부는,
    반도체 장치의 셀프 리프레쉬 모드에 있어 상기 셀프 리프레쉬 신호가 활성화 상태에 있는 경우, 상기 주파수 변경 완료 신호를 비활성화하는 것을 특징으로 하는 반도체 장치.
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