KR20190020390A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20190020390A
KR20190020390A KR1020170105271A KR20170105271A KR20190020390A KR 20190020390 A KR20190020390 A KR 20190020390A KR 1020170105271 A KR1020170105271 A KR 1020170105271A KR 20170105271 A KR20170105271 A KR 20170105271A KR 20190020390 A KR20190020390 A KR 20190020390A
Authority
KR
South Korea
Prior art keywords
clock
internal clock
circuit
internal
divided
Prior art date
Application number
KR1020170105271A
Other languages
English (en)
Inventor
최근호
박민수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170105271A priority Critical patent/KR20190020390A/ko
Priority to US15/855,567 priority patent/US10193539B1/en
Priority to CN201810144268.0A priority patent/CN109427379B/zh
Publication of KR20190020390A publication Critical patent/KR20190020390A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/1508—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15086—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of monostables devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

반도체장치는 제1 내지 제4 분주클럭으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 상기 제1 내지 제4 내부클럭에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 제1 내부클럭은 상기 제4 내부클럭이 생성된 이후 생성되고, 상기 제2 내부클럭은 상기 제1 내부클럭이 생성된 이후 생성되며, 상기 제3 내부클럭은 상기 제2 내부클럭이 생성된 이후 생성되고, 상기 제4 내부클럭은 상기 제3 내부클럭이 생성된 이후 생성된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 내부클럭에 동기되어 데이터를 입출력하는 반도체장치에 관한 것이다.
최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고 대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화 하는 것을 말한다. 데이터를 병렬화하기 위해서는 내부클럭 분주(Dividing)기법을 사용한다. 내부클럭이 분주가 되면 위상이 서로 다른 다중 위상(multi-phase)클럭이 생성되며, 이를 이용하여 데이터를 병렬화 혹은 직렬화 제어에 사용하게 된다.
본 발명은 클럭의 주파수를 분주하여 생성되는 다수의 내부클럭 중 먼저 생성되는 내부클럭이 생성된 이후 다음 내부클럭을 생성하여 출력데이터를 직렬화하기 위한 다수의 내부클럭 간의 위상 차를 확보하는 반도체장치를 제공한다.
또한, 본 발명은 인에이블신호의 인에이블 구간 동안만 클럭의 주파수를 분주하여 생성되는 내부클럭을 생성하여 안정적으로 내부클럭을 생성하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 내지 제4 분주클럭으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 상기 제1 내지 제4 내부클럭에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 제1 내부클럭은 상기 제4 내부클럭이 생성된 이후 생성되고, 상기 제2 내부클럭은 상기 제1 내부클럭이 생성된 이후 생성되며, 상기 제3 내부클럭은 상기 제2 내부클럭이 생성된 이후 생성되고, 상기 제4 내부클럭은 상기 제3 내부클럭이 생성된 이후 생성되는 반도체장치를 제공한다.
또한, 본 발명은 펄스신호에 응답하여 제1 내지 제4 전치클럭의 설정 주기만큼 인에이블구간이 설정되는 제1 내지 제4 인에이블신호를 생성하는 제어회로, 상기 제1 내지 제4 인에이블신호에 응답하여 제1 내지 제4 분주클럭으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로 및 상기 제1 내지 제4 내부클럭에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 제1 내부클럭은 상기 제1 인에이블신호의 인에이블구간동안 생성되고, 상기 제2 내부클럭은 상기 제2 인에이블신호의 인에이블구간동안 생성되며, 상기 제3 내부클럭은 상기 제3 인에이블신호의 인에이블구간동안 생성되고, 상기 제4 내부클럭은 상기 제4 인에이블신호의 인에이블구간동안 생성되는 반도체장치를 제공한다.
본 발명에 의하면 클럭의 주파수를 분주하여 생성되는 다수의 내부클럭 중 먼저 생성되는 내부클럭이 생성된 이후 다음 내부클럭을 생성하여 출력데이터를 직렬화하기 위한 다수의 내부클럭 간의 위상 차를 확보함으로써 출력데이터의 유효 윈도우 폭을 확보할 수 있는 효과가 있다.
또한, 본 발명에 의하면 인에이블신호의 인에이블 구간 동안만 클럭의 주파수를 분주하여 생성되는 내부클럭을 생성함으로써 안정적으로 내부클럭을 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 주파수분주회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 내부클럭생성회로의 구성을 도시한 도면이다.
도 5는 도 1에 도시된 반도체장치에 포함된 데이터입출력회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 데이터입출력회로에 포함된 제1 정렬회로의 구성을 도시한 회로도이다.
도 7은 도 6에 도시된 제1 정렬회로의 동작을 설명하기 위한 타이밍도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체장치의 동작을 설하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 도면이다.
도 11은 도 9에 도시된 반도체장치에 포함된 내부클럭생성회로의 구성을 도시한 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체장치의 동작을 설하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 주파수분주회로(10), 제어회로(20), 내부클럭생성회로(30) 및 데이터입출력회로(40)를 포함할 수 있다.
주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성할 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 클럭(CLK)은 반도체장치의 동작을 동기화하기 위한 신호로 설정될 수 있다. 반전클럭(CLKB)은 클럭(CLK)의 반전 신호로 설정될 수 있다. 제1 내지 제4 분주클럭(DCLK<1:4>)은 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 90°의 위상차를 갖는 신호로 설정될 수 있다. 주파수분주회로(10)는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)등을 포함하는 일반적인 주파수 분주회로로 구현될 수 있다. 주파수분주회로(10)는 클럭(CLK)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성하도록 구현되어 있지만 이에 한정되지 않고 실시예에 따라 다양한 개수의 분주클럭을 생성하도록 구현될 수 있다.
제어회로(20)는 제1 분주클럭(DCLK<1>) 및 제3 분주클럭(DCLK<3>)에 동기되어 펄스신호(SPUL)에 응답하여 인에이블되는 인에이블신호(EN) 및 구간신호(CHOP)를 생성할 수 있다. 제어회로(20)는 펄스신호(SPUL)에 응답하여 인에이블되고, 제1 분주클럭(DCLK<1>)의 설정 주기만큼 인에이블 구간이 설정되는 인에이블신호(EN)를 생성할 수 있다. 제어회로(20)는 펄스신호(SPUL)에 응답하여 인에이블되고, 제3 분주클럭(DCLK<3>)의 설정 주기만큼 인에이블 구간이 설정되는 구간신호(CHOP)를 생성할 수 있다. 펄스신호(SPUL)는 제1 내지 제4 출력데이터(DOUT<1:4>)를 입출력하기 위한 리드동작 및 라이트동작에서 인에이블되는 신호로 설정될 수 있다.
내부클럭생성회로(30)는 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수 있다. 내부클럭생성회로(30)는 인에이블신호(EN) 및 구간신호(CHOP)에 응답하여 제4 내부클럭(ICLK<4>)이 생성된 이후 생성되는 제1 내부클럭(ICLK<1>)을 생성할 수 있다. 내부클럭생성회로(30)는 제1 내부클럭(ICLK<1>)이 생성된 이후 생성되는 제2 내부클럭(ICLK<2>)을 생성할 수 있다. 내부클럭생성회로(30)는 제2 내부클럭(ICLK<2>)이 생성된 이후 생성되는 제3 내부클럭(ICLK<3>)을 생성할 수 있다. 내부클럭생성회로(30)는 제3 내부클럭(ICLK<3>)이 생성된 이후 생성되는 제4 내부클럭(ICLK<4>)을 생성할 수 있다. 제1 내부클럭(ICLK<1>)은 제4 내부클럭(ICLK<4>)이 생성된 이후 생성될 수 있다. 제2 내부클럭(ICLK<2>)은 제1 내부클럭(ICLK<1>)이 생성된 이후 생성될 수 있다. 제3 내부클럭(ICLK<3>)은 제2 내부클럭(ICLK<2>)이 생성된 이후 생성될 수 있다. 제4 내부클럭(ICLK<4>)은 제3 내부클럭(ICLK<3>)이 생성된 이후 생성될 수 있다.
데이터입출력회로(40)는 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 데이터입출력회로(40)는 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 정렬하여 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 제1 내지 제4 입력데이터(DIN<1:4>) 및 제1 내지 제4 출력데이터(DOUT<1:4>)의 비트 수는 4비트로 설정되어 있지만 실시예에 따라 다양한 비트로 구현될 수 있다.
도 2를 참고하면 주파수분주회로(10)는 제1 지연회로(11), 제2 지연회로(12), 제1 분주클럭생성회로(13), 제2 분주클럭생성회로(14), 제3 분주클럭생성회로(15) 및 제4 분주클럭생성회로(16)를 포함할 수 있다.
제1 지연회로(11)는 제1 분주클럭(DCLK<1>)을 반전 버퍼링하여 제1 지연신호(DS<1>)를 생성할 수 있다. 제1 지연회로(11)는 제1 지연신호(DS<1>)를 반전 버퍼링하여 제2 지연신호(DS<2>)를 생성할 수 있다.
제2 지연회로(12)는 제2 분주클럭(DCLK<2>)을 반전 버퍼링하여 제3 지연신호(DS<3>)를 생성할 수 있다. 제2 지연회로(12)는 제3 지연신호(DS<3>)를 반전 버퍼링하여 제4 지연신호(DS<4>)를 생성할 수 있다.
제1 분주클럭생성회로(13)는 클럭(CLK)에 동기되어 제1 지연신호(DS<1>)를 제1 분주클럭(DCLK<1>)으로 출력할 수 있다. 제1 분주클럭생성회로(13)는 클럭(CLK)의 라이징엣지에 동기되어 제1 지연신호(DS<1>)를 제1 분주클럭(DCLK<1>)으로 출력할 수 있다.
제2 분주클럭생성회로(14)는 반전클럭(CLKB)에 동기되어 제3 지연신호(DS<3>)를 제2 분주클럭(DCLK<2>)으로 출력할 수 있다. 제2 분주클럭생성회로(14)는 반전클럭(CLKB)의 라이징엣지에 동기되어 제3 지연신호(DS<3>)를 제2 분주클럭(DCLK<2>)으로 출력할 수 있다.
제3 분주클럭생성회로(15)는 클럭(CLK)에 동기되어 제2 지연신호(DS<2>)를 제3 분주클럭(DCLK<3>)으로 출력할 수 있다. 제3 분주클럭생성회로(15)는 클럭(CLK)의 라이징엣지에 동기되어 제2 지연신호(DS<2>)를 제3 분주클럭(DCLK<3>)으로 출력할 수 있다.
제4 분주클럭생성회로(16)는 반전클럭(CLKB)에 동기되어 제4 지연신호(DS<4>)를 제4 분주클럭(DCLK<4>)으로 출력할 수 있다. 제4 분주클럭생성회로(16)는 반전클럭(CLKB)의 라이징엣지에 동기되어 제4 지연신호(DS<4>)를 제4 분주클럭(DCLK<4>)으로 출력할 수 있다.
도 3을 참고하면, 제어회로(20)는 인에이블신호생성회로(21) 및 구간신호생성회로(22)를 포함할 수 있다.
인에이블신호생성회로(21)는 제1 플립플롭(211), 제2 플립플롭(212), 제3 플립플롭(213), 제4 플립플롭(214) 및 제1 논리회로(215)를 포함할 수 있다.
제1 플립플롭(211)은 제1 분주클럭(DCLK<1>)에 동기되어 펄스신호(SPUL)를 제1 전달신호(TS<1>)로 출력할 수 있다. 제1 플립플롭(211)은 제1 분주클럭(DCLK<1>)의 라이징 엣지에 동기되어 펄스신호(SPUL)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 전달신호(TS<1>)를 생성할 수 있다.
제2 플립플롭(212)은 제1 분주클럭(DCLK<1>)에 동기되어 제1 전달신호(TS<1>)를 제2 전달신호(TS<2>)로 출력할 수 있다. 제2 플립플롭(212)은 제1 분주클럭(DCLK<1>)의 라이징 엣지에 동기되어 제1 전달신호(TS<1>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제2 전달신호(TS<2>)를 생성할 수 있다.
제3 플립플롭(213)은 제1 분주클럭(DCLK<1>)에 동기되어 제2 전달신호(TS<2>)를 제3 전달신호(TS<3>)로 출력할 수 있다. 제3 플립플롭(213)은 제1 분주클럭(DCLK<1>)의 라이징 엣지에 동기되어 제2 전달신호(TS<2>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제3 전달신호(TS<3>)를 생성할 수 있다.
제4 플립플롭(214)은 제1 분주클럭(DCLK<1>)에 동기되어 제3 전달신호(TS<3>)를 제4 전달신호(TS<4>)로 출력할 수 있다. 제4 플립플롭(214)은 제1 분주클럭(DCLK<1>)의 라이징 엣지에 동기되어 제3 전달신호(TS<3>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제4 전달신호(TS<4>)를 생성할 수 있다.
제1 논리회로(215)는 제1 전달신호(TS<1>), 제2 전달신호(TS<2>), 제3 전달신호(TS<3>) 및 제4 전달신호(TS<4>)를 논리합 연산을 수행하여 인에이블신호(EN)를 생성할 수 있다. 제1 논리회로(215)는 제1 전달신호(TS<1>), 제2 전달신호(TS<2>), 제3 전달신호(TS<3>) 및 제4 전달신호(TS<4>) 중 어느 하나가 로직하이레벨로 생성되는 경우 로직하이레벨로 인에이블되는 인에이블신호(EN)를 생성할 수 있다.
이와 같은 인에이블신호생성회로(21)는 펄스신호(SPUL)에 응답하여 인에이블되고 제1 분주클럭(DCLK<1>)의 설정 주기만큼 인에이블 구간이 설정되는 인에이블신호(EN)를 생성할 수 있다. 인에이블신호생성회로(21)는 펄스신호(SPUL)가 입력되는 경우 로직하이레벨로 인에이블되고 제1 내지 제4 전달신호(TS<1:4>)가 모두 로직로우레벨로 생성되는 경우 로직로우레벨로 디스에이블되는 인에이블신호(EN)를 생성할 수 있다. 즉, 인에이블신호생성회로(21)는 제1 분주클럭(DCLK<1>)의 4 주기 구간만큼 인에이블되는 인에이블신호(EN)를 생성할 수 있다.
구간신호생성회로(22)는 제5 플립플롭(221), 제6 플립플롭(222) 및 제2 논리회로(223)를 포함할 수 있다.
제5 플립플롭(221)은 제3 분주클럭(DCLK<3>)에 동기되어 펄스신호(SPUL)를 제5 전달신호(TS<5>)로 출력할 수 있다. 제5 플립플롭(221)은 제3 분주클럭(DCLK<3>)의 라이징 엣지에 동기되어 펄스신호(SPUL)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제5 전달신호(TS<5>)를 생성할 수 있다.
제6 플립플롭(222)은 제3 분주클럭(DCLK<3>)에 동기되어 제5 전달신호(TS<5>)를 제6 전달신호(TS<6>)로 출력할 수 있다. 제6 플립플롭(222)은 제3 분주클럭(DCLK<3>)의 라이징 엣지에 동기되어 제5 전달신호(TS<5>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제6 전달신호(TS<6>)를 생성할 수 있다.
제2 논리회로(223)는 제5 전달신호(TS<5>) 및 제6 전달신호(TS<6>)를 논리합 연산을 수행하여 구간신호(CHOP)를 생성할 수 있다. 제2 논리회로(223)는 제5 전달신호(TS<5>) 및 제6 전달신호(TS<6>) 중 어느 하나가 로직하이레벨로 생성되는 경우 로직하이레벨로 인에이블되는 구간신호(CHOP)를 생성할 수 있다.
이와 같은 구간신호생성회로(22)는 펄스신호(SPUL)에 응답하여 인에이블되고 제3 분주클럭(DCLK<3>)의 설정 주기만큼 인에이블 구간이 설정되는 구간신호(CHOP)를 생성할 수 있다. 구간신호생성회로(22)는 펄스신호(SPUL)가 입력되는 경우 로직하이레벨로 인에이블되고 제5 및 제6 전달신호(TS<5:6>)가 모두 로직로우레벨로 생성되는 경우 로직로우레벨로 디스에이블되는 구간신호(CHOP)를 생성할 수 있다. 즉, 구간신호생성회로(22)는 제3 분주클럭(DCLK<3>)의 2 주기 구간만큼 인에이블되는 구간신호(CHOP)를 생성할 수 있다.
도 4를 참고하면 내부클럭생성회로(30)는 래치회로(31) 및 피드백클럭생성회로(32)를 포함할 수 있다.
래치회로(31)는 제1 래치(311), 제2 래치(312), 제3 래치(313) 및 제4 래치(314)를 포함할 수 있다.
제1 래치(311)는 제1 피드백클럭(CLK_FD<1>)이 제2 로직레벨(로직하이레벨)인 경우 제1 분주클럭(DCLK<1>)을 래치할 수 있다. 제1 래치(311)는 래치된 제1 분주클럭(DCLK<1>)을 제1 내부클럭(ICLK<1>)으로 출력할 수 있다. 제1 래치(311)는 제1 피드백클럭(CLK_FD<1>)이 제1 로직레벨(로직로우레벨)인 경우 제1 분주클럭(DCLK<1>)의 입력을 차단할 수 있다. 제1 래치(311)는 제1 분주클럭(DCLK<1>)이 제1 로직레벨(로직로우레벨)인 경우 제1 내부클럭(ICLK<1>)을 제1 로직레벨(로직로우레벨)로 출력할 수 있다.
제2 래치(312)는 제2 피드백클럭(CLK_FD<2>)이 제2 로직레벨(로직하이레벨)인 경우 제2 분주클럭(DCLK<2>)을 래치할 수 있다. 제2 래치(312)는 래치된 제2 분주클럭(DCLK<2>)을 제2 내부클럭(ICLK<2>)으로 출력할 수 있다. 제2 래치(312)는 제2 피드백클럭(CLK_FD<2>)이 제1 로직레벨(로직로우레벨)인 경우 제2 분주클럭(DCLK<2>)의 입력을 차단할 수 있다. 제2 래치(312)는 제2 분주클럭(DCLK<2>)이 제1 로직레벨(로직로우레벨)인 경우 제2 내부클럭(ICLK<2>)을 제1 로직레벨(로직로우레벨)로 출력할 수 있다.
제3 래치(313)는 제3 피드백클럭(CLK_FD<3>)이 제2 로직레벨(로직하이레벨)인 경우 제3 분주클럭(DCLK<3>)을 래치할 수 있다. 제3 래치(313)는 래치된 제3 분주클럭(DCLK<3>)을 제3 내부클럭(ICLK<3>)으로 출력할 수 있다. 제3 래치(313)는 제3 피드백클럭(CLK_FD<3>)이 제1 로직레벨(로직로우레벨)인 경우 제3 분주클럭(DCLK<3>)의 입력을 차단할 수 있다. 제3 래치(313)는 제3 분주클럭(DCLK<3>)이 제1 로직레벨(로직로우레벨)인 경우 제3 내부클럭(ICLK<3>)을 제1 로직레벨(로직로우레벨)로 출력할 수 있다.
제4 래치(314)는 제4 피드백클럭(CLK_FD<4>)이 제2 로직레벨(로직하이레벨)인 경우 제4 분주클럭(DCLK<4>)을 래치할 수 있다. 제4 래치(314)는 래치된 제4 분주클럭(DCLK<4>)을 제4 내부클럭(ICLK<4>)으로 출력할 수 있다. 제4 래치(314)는 제4 피드백클럭(CLK_FD<4>)이 제1 로직레벨(로직로우레벨)인 경우 제4 분주클럭(DCLK<4>)의 입력을 차단할 수 있다. 제4 래치(314)는 제4 분주클럭(DCLK<4>)이 제1 로직레벨(로직로우레벨)인 경우 제4 내부클럭(ICLK<4>)을 제1 로직레벨(로직로우레벨)로 출력할 수 있다.
피드백클럭생성회로(32)는 제3 논리회로(321), 제3 지연회로(322), 제4 지연회로(323), 제5 지연회로(324), 제6 지연회로(325)를 포함할 수 있다.
제3 논리회로(321)는 인에이블신호(EN) 및 구간신호(CHOP)에 응답하여 지연신호(DLY)를 지연하여 제1 피드백클럭(CLK_FD<1>)으로 출력할 수 있다. 제3 논리회로(321)는 인에이블신호(EN)가 로직하이레벨로 인이에블되고, 구간신호(CHOP)가 로직하이레벨인 경우 지연신호(DLY)를 지연하여 제1 피드백클럭(CLK_FD<1>)으로 출력할 수 있다.
제3 지연회로(322)는 제1 내부클럭(ICLK<1>)을 지연하여 제2 피드백클럭(CLK_FD<2>)으로 출력할 수 있다. 제3 지연회로(322)는 제1 내부클럭(ICLK<1>)을 버퍼링하여 제2 피드백클럭(CLK_FD<2>)으로 출력할 수 있다.
제4 지연회로(323)는 제2 내부클럭(ICLK<2>)을 지연하여 제3 피드백클럭(CLK_FD<3>)으로 출력할 수 있다. 제4 지연회로(323)는 제2 내부클럭(ICLK<2>)을 버퍼링하여 제3 피드백클럭(CLK_FD<3>)으로 출력할 수 있다.
제5 지연회로(324)는 제3 내부클럭(ICLK<3>)을 지연하여 제4 피드백클럭(CLK_FD<4>)으로 출력할 수 있다. 제5 지연회로(324)는 제3 내부클럭(ICLK<3>)을 버퍼링하여 제4 피드백클럭(CLK_FD<4>)으로 출력할 수 있다.
제6 지연회로(325)는 제4 내부클럭(ICLK<4>)을 지연하여 지연신호(DLY)로 출력할 수 있다. 제6 지연회로(325)는 제4 내부클럭(ICLK<4>)을 버퍼링하여 지연신호(DLY)로 출력할 수 있다.
도 5를 참고하면, 데이터입출력회로(40)는 제1 정렬회로(41), 제2 정렬회로(42), 제3 정렬회로(43) 및 제4 정렬회로(44)를 포함할 수 있다.
제1 정렬회로(41)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>) 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행할 수 있다. 제1 정렬회로(41)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되는 경우 제1 입력데이터(DIN<1>)에 응답하여 제1 출력데이터(DOUT<1>)를 구동할 수 있다.
제2 정렬회로(42)는 제2 내부클럭(ICLK<2>) 및 제3 내부클럭(ICLK<3>) 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행할 수 있다. 제2 정렬회로(42)는 제2 내부클럭(ICLK<2>) 및 제3 내부클럭(ICLK<3>)이 생성되는 경우 제2 입력데이터(DIN<2>)에 응답하여 제2 출력데이터(DOUT<2>)를 구동할 수 있다.
제3 정렬회로(43)는 제3 내부클럭(ICLK<3>) 및 제4 내부클럭(ICLK<4>) 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행할 수 있다. 제3 정렬회로(43)는 제3 내부클럭(ICLK<3>) 및 제4 내부클럭(ICLK<4>)이 생성되는 경우 제3 입력데이터(DIN<3>)에 응답하여 제3 출력데이터(DOUT<3>)를 구동할 수 있다.
제4 정렬회로(44)는 제1 내부클럭(ICLK<1>) 및 제4 내부클럭(ICLK<4>) 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행할 수 있다. 제4 정렬회로(44)는 제1 내부클럭(ICLK<1>) 및 제4 내부클럭(ICLK<4>)이 생성되는 경우 제4 입력데이터(DIN<4>)에 응답하여 제4 출력데이터(DOUT<4>)를 구동할 수 있다.
도 6을 참고하면, 제1 정렬회로(41)는 프리차지회로(411), 풀업풀다운신호생성회로(412) 및 구동회로(413)를 포함할 수 있다.
프리차지회로(411)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>) 중 어느 하나가 생성되지 않는 경우 제1 내부노드(nd41) 및 제2 내부노드(nd42)를 전원전압(VDD) 레벨로 프리차지할 수 있다. 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되지 않는 경우는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 로직로우레벨로 생성되는 구간 및 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 로직로우레벨에서 로직하이레벨로 레벨천이하는 구간 중 로직하이레벨로 생성되지 않는 구간을 의미한다. 이와 같은 동작은 후술하는 도 7을 통해 구체적으로 설명하도록 한다.
풀업풀다운신호생성회로(412)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되는 경우 제1 입력데이터(DIN<1>) 및 제1 반전입력데이터(DINB<1>)에 응답하여 풀업신호(PU) 및 풀다운신호(PD)를 생성할 수 있다. 풀업풀다운신호생성회로(412)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되고, 제1 입력데이터(DIN<1>)가 로직하이레벨로 입력되며, 제1 반전입력데이터(DINB<1>)가 로직로우레벨로 입력되는 경우 제1 내부노드(nd41)를 접지전압(VSS)레벨로 풀다운구동하여 로직로우레벨의 풀업신호(PU) 및 로직로우레벨의 풀다운신호(PD)를 생성할 수 있다. 풀업풀다운신호생성회로(412)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되고, 제1 입력데이터(DIN<1>)가 로직로우레벨로 입력되며, 제1 반전입력데이터(DINB<1>)가 로직하이레벨로 입력되는 경우 제2 내부노드(nd42)를 접지전압(VSS)레벨로 풀다운구동하여 로직하이레벨의 풀업신호(PU) 및 로직하이레벨의 풀다운신호(PD)를 생성할 수 있다. 제1 반전입력데이터(DINB<1>)는 제1 입력데이터(DIN<1>)가 반전되는 신호로 설정될 수 있다. 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되는 경우는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 로직하이레벨로 생성되는 구간 및 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 로직하이레벨에서 로직로우레벨로 레벨천이하는 구간 중 로직로우레벨로 생성되지 않는 구간을 의미한다. 이와 같은 동작은 후술하는 도 7을 통해 구체적으로 설명하도록 한다.
구동회로(413)는 풀업신호(PU) 및 풀다운신호(PD)에 응답하여 제1 출력데이터(DOUT<1>)를 구동할 수 있다. 구동회로(413)는 풀업신호(PU)가 로직로우레벨로 입력되고 풀다운신호(PD)가 로직로우레벨로 입력되는 경우 제1 출력데이터(DOUT<1>)를 로직하이레벨로 구동할 수 있다. 구동회로(413)는 풀업신호(PU)가 로직하이레벨로 입력되고 풀다운신호(PD)가 로직하이레벨로 입력되는 경우 제1 출력데이터(DOUT<1>)를 로직로우레벨로 구동할 수 있다.
한편, 제2 내지 제4 정렬회로(42,43,44)는 도 6에 도시된 제1 정렬회로(41)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 7을 참고하여 제1 정렬회로(41)가 제1 출력데이터(DOUT<1>)를 구동하는 동작과 프리치자동작을 구체적으로 설명하면 다음과 같다.
제1 구간(P1)은 제1 내부클럭(ICLK<1>)이 로직하이레벨로 생성되는 구간을 의미한다. 또한, 제1 구간(P1)은 제2 내부클럭(ICLK<2>)이 로직하이레벨로 생성되는 구간을 의미한다.
제1 정렬회로(41)는 제1 구간(P1)에서 로직하이레벨의 제1 내부클럭(ICLK<1>) 및 로직하이레벨의 제2 내부클럭(ICLK<2>)에 동기되어 제1 입력데이터(DIN<1>)에 응답하여 제1 출력데이터(DOUT<1>)를 구동할 수 있다.
제2 구간(P2)은 제1 내부클럭(ICLK<1>) 및 제2 내부클럭( ICLK<2>) 중 어느 하나가 로직로우레벨로 생성되는 구간을 의미한다. 즉, 제2 구간(P2)은 제1 내부클럭(ICLK<1>) 및 제2 내부클럭( ICLK<2>) 중 어느 하나가 생성되지 않는 구간을 의미한다.
제1 정렬회로(41)는 제1 및 제2 내부클럭(ICLK<1:2>) 중 어느 하나가 생성되지 않는 경우 제1 내부노드(nd41) 및 제2 내부노드(nd42)를 전원전압(VDD) 레벨로 구동하는 프리차지동작을 수행할 수 있다.
이와 같은 본 발명의 반도체장치의 동작을 설명하되 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력하는 동작을 설명하면 다음과 같다.
T1 시점에 주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 분주클럭(DCLK<1>)을 생성한다.
피드백클럭생성회로(32)의 제1 논리회로(321)는 로직로우레벨의 인에이블신호(EN)에 응답하여 로직하이레벨의 제1 피드백클럭(CLK_FD<1>)을 생성한다.
래치회로(31)의 제1 래치(311)는 로직하이레벨의 제1 피드백클럭(CLK_FD<1>)에 응답하여 제1 분주클럭(DCLK<1>)을 래치하고, 래치된 제1 분주클럭(DCLK<1>)을 제1 내부클럭(ICLK<1>)으로 출력한다.
T2 시점에 인에이블신호생성회로(21)는 펄스신호(SPUL)에 응답하여 로직하이레벨로 인에이블되는 인에이블신호(EN)를 생성한다. 인에이블신호(EN)는 제1 분주클럭(DCLK<1>)의 제4 주기만큼 인에이블 구간이 설정된다.
피드백클럭생성회로(32)의 제1 지연회로(322)는 제1 내부클럭(ICLK<1>)을 지연하여 로직하이레벨의 제2 피드백클럭(CLK_FD<2>)을 생성한다.
T3 시점에 주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제2 분주클럭(DCLK<2>)을 생성한다.
래치회로(31)의 제2 래치(312)는 로직하이레벨의 제2 피드백클럭(CLK_FD<2>)에 응답하여 제2 분주클럭(DCLK<2>)을 래치하고, 래치된 제2 분주클럭(DCLK<2>)을 제2 내부클럭(ICLK<2>)으로 출력한다.
여기서, 래치회로(31)의 제2 래치(312)는 제1 내부클럭(ICLK<1>)으로부터 생성되는 제2 피드백클럭(CLK_FD<2>)이 생성되지 않는 경우 제2 분주클럭(DCLK<2>)이 로직하이레벨로 생성되더라도 로직로우레벨의 제2 내부클럭(ICLK<2>)을 생성한다. 즉, 래치회로(31)의 제2 래치(312)는 먼저 생성되는 제1 내부클럭(ICLK<1>)이 생성된 이후 다음에 생성되는 제2 내부클럭(ICLK<2>)을 생성한다.
제1 정렬회로(41)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되므로 제1 입력데이터(DIN<1>)에 응답하여 제1 출력데이터(DOUT<1>)를 구동한다.
T4 시점에 피드백클럭생성회로(32)의 제2 지연회로(323)는 제2 내부클럭(ICLK<2>)을 지연하여 로직하이레벨의 제3 피드백클럭(CLK_FD<3>)을 생성한다.
T5 시점에 주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제3 분주클럭(DCLK<3>)을 생성한다.
래치회로(31)의 제3 래치(313)는 로직하이레벨의 제3 피드백클럭(CLK_FD<3>)에 응답하여 제3 분주클럭(DCLK<3>)을 래치하고, 래치된 제3 분주클럭(DCLK<3>)을 제3 내부클럭(ICLK<3>)으로 출력한다.
여기서, 래치회로(31)의 제3 래치(313)는 제2 내부클럭(ICLK<2>)으로부터 생성되는 제3 피드백클럭(CLK_FD<3>)이 생성되지 않는 경우 제3 분주클럭(DCLK<3>)이 로직하이레벨로 생성되더라도 로직로우레벨의 제3 내부클럭(ICLK<3>)을 생성한다. 즉, 래치회로(31)의 제3 래치(313)는 먼저 생성되는 제2 내부클럭(ICLK<2>)이 생성된 이후 다음에 생성되는 제3 내부클럭(ICLK<3>)을 생성한다.
제2 정렬회로(42)는 제2 내부클럭(ICLK<2>) 및 제3 내부클럭(ICLK<3>)이 생성되므로 제2 입력데이터(DIN<2>)에 응답하여 제2 출력데이터(DOUT<2>)를 구동한다.
T6 시점에 피드백클럭생성회로(32)의 제3 지연회로(324)는 제3 내부클럭(ICLK<3>)을 지연하여 로직하이레벨의 제4 피드백클럭(CLK_FD<4>)을 생성한다.
T7 시점에 주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제4 분주클럭(DCLK<4>)을 생성한다.
래치회로(31)의 제4 래치(314)는 로직하이레벨의 제4 피드백클럭(CLK_FD<4>)에 응답하여 제4 분주클럭(DCLK<4>)을 래치하고, 래치된 제4 분주클럭(DCLK<4>)을 제4 내부클럭(ICLK<4>)으로 출력한다.
여기서, 래치회로(31)의 제4 래치(314)는 제3 내부클럭(ICLK<3>)으로부터 생성되는 제4 피드백클럭(CLK_FD<4>)이 생성되지 않는 경우 제4 분주클럭(DCLK<4>)이 로직하이레벨로 생성되더라도 로직로우레벨의 제4 내부클럭(ICLK<4>)을 생성한다. 즉, 래치회로(31)의 제4 래치(314)는 먼저 생성되는 제3 내부클럭(ICLK<3>)이 생성된 이후 다음에 생성되는 제4 내부클럭(ICLK<4>)을 생성한다.
제3 정렬회로(43)는 제3 내부클럭(ICLK<3>) 및 제4 내부클럭(ICLK<4>)이 생성되므로 제3 입력데이터(DIN<3>)에 응답하여 제3 출력데이터(DOUT<3>)를 구동한다.
T8 시점에 피드백클럭생성회로(32)의 제4 지연회로(325)는 제4 내부클럭(ICLK<4>)을 지연하여 로직하이레벨의 지연신호(DLY)를 생성한다.
T9 시점에 주파수분주회로(10)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 분주클럭(DCLK<1>)을 생성한다.
피드백클럭생성회로(32)의 제1 논리회로(321)는 로직하이레벨의 인에이블신호(EN) 로직하이레벨의 구간신호(CHOP)에 응답하여 지연신호(DLY)를 지연하여 로직하이레벨의 제1 피드백클럭(CLK_FD<1>)을 생성한다.
래치회로(31)의 제1 래치(311)는 로직하이레벨의 제1 피드백클럭(CLK_FD<1>)에 응답하여 제1 분주클럭(DCLK<1>)을 래치하고, 래치된 제1 분주클럭(DCLK<1>)을 제1 내부클럭(ICLK<1>)으로 출력한다.
여기서, 래치회로(31)의 제1 래치(311)는 제4 내부클럭(ICLK<4>)으로부터 생성되는 제1 피드백클럭(CLK_FD<1>)이 생성되지 않는 경우 제1 분주클럭(DCLK<1>)이 로직하이레벨로 생성되더라도 로직로우레벨의 제1 내부클럭(ICLK<1>)을 생성한다. 즉, 래치회로(31)의 제1 래치(311)는 먼저 생성되는 제4 내부클럭(ICLK<4>)이 생성된 이후 다음에 생성되는 제1 내부클럭(ICLK<1>)을 생성한다.
제4 정렬회로(44)는 제1 내부클럭(ICLK<1>) 및 제4 내부클럭(ICLK<4>)이 생성되므로 제4 입력데이터(DIN<4>)에 응답하여 제4 출력데이터(DOUT<4>)를 구동한다.
한편, T9 시점 이후 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력하는 동작은 앞서 설명한 동작과 동일하므로 구체적인 설명은 생략한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 클럭의 주파수를 분주하여 생성되는 다수의 내부클럭 중 먼저 생성되는 내부클럭이 생성된 이후 다음 내부클럭을 생성하여 출력데이터를 직렬화하기 위한 다수의 내부클럭 간의 위상 차를 확보함으로써 출력데이터의 유효 윈도우 폭을 확보할 수 있다.
도 9에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체장치는 주파수분주회로(50), 제어회로(60), 내부클럭생성회로(70) 및 데이터입출력회로(80)를 포함할 수 있다.
주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 주기적으로 토글링되는 제1 내지 제4 전치클럭(PCLK<1:4>)을 생성할 수 있다. 주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성할 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 클럭(CLK)은 반도체장치의 동작을 동기화하기 위한 신호로 설정될 수 있다. 반전클럭(CLKB)은 클럭(CLK)의 반전 신호로 설정될 수 있다. 제1 내지 제4 전치클럭(PCLK<1:4>)은 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 90°의 위상차를 갖는 신호로 설정될 수 있다. 제1 내지 제4 분주클럭(DCLK<1:4>)은 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 90°의 위상차를 갖는 신호로 설정될 수 있다. 주파수분주회로(50)는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)등을 포함하는 일반적인 주파수 분주회로로 구현될 수 있다. 주파수분주회로(50)는 클럭(CLK)에 응답하여 제1 내지 제4 전치클럭(PCLK<1:4>) 및 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성하도록 구현되어 있지만 이에 한정되지 않고 실시예에 따라 다양한 개수의 분주클럭을 생성하도록 구현될 수 있다.
제어회로(60)는 제1 내지 제4 전치클럭(PCLK<1:4>)의 설정 주기만큼 인에이블구간이 설정되는 제1 내지 제4 인에이블신호(EN<1:4>)를 생성할 수 있다. 제어회로(60)는 펄스신호(SPUL)에 응답하여 인에이블되고 제3 전치클럭(PCLK<3>)의 설정 주기만큼 인에이블구간이 설정되는 제1 인에이블신호(EN<1>)를 생성할 수 있다. 제어회로(60)는 펄스신호(SPUL)에 응답하여 인에이블되고 제4 전치클럭(PCLK<4>)의 설정 주기만큼 인에이블구간이 설정되는 제2 인에이블신호(EN<2>)를 생성할 수 있다. 제어회로(60)는 펄스신호(SPUL)에 응답하여 인에이블되고 제1 전치클럭(PCLK<1>)의 설정 주기만큼 인에이블구간이 설정되는 제3 인에이블신호(EN<3>)를 생성할 수 있다. 제어회로(60)는 펄스신호(SPUL)에 응답하여 인에이블되고 제2 전치클럭(PCLK<2>)의 설정 주기만큼 인에이블구간이 설정되는 제4 인에이블신호(EN<4>)를 생성할 수 있다. 제1 내지 제4 인에이블신호(EN<1:4>)는 순차적으로 인에이블되는 신호로 설정될 수 있다. 펄스신호(SPUL)는 제1 내지 제4 출력데이터(DOUT<1:4>)를 입출력하기 위한 리드동작 및 라이트동작에서 인에이블되는 신호로 설정될 수 있다.
내부클럭생성회로(70)는 제1 내지 제4 인에이블신호(EN<1:4>)에 응답하여 제1 내지 제4 분주클럭(DCLK<1:4>)으로부터 제1 내지 제4 내부클럭(ICLK<1:4>)을 생성할 수 있다. 내부클럭생성회로(70)는 제1 인에이블신호(EN<1>)가 인에이블되는 구간동안 제1 분주클럭(DCLK<1>)으로부터 제1 내부클럭(ICLK<1>)을 생성할 수 있다. 내부클럭생성회로(70)는 제2 인에이블신호(EN<2>)가 인에이블되는 구간동안 제2 분주클럭(DCLK<2>)으로부터 제2 내부클럭(ICLK<2>)을 생성할 수 있다. 내부클럭생성회로(70)는 제3 인에이블신호(EN<3>)가 인에이블되는 구간동안 제3 분주클럭(DCLK<3>)으로부터 제3 내부클럭(ICLK<3>)을 생성할 수 있다. 내부클럭생성회로(70)는 제4 인에이블신호(EN<4>)가 인에이블되는 구간동안 제4 분주클럭(DCLK<4>)으로부터 제4 내부클럭(ICLK<4>)을 생성할 수 있다.
데이터입출력회로(80)는 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 데이터입출력회로(80)는 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 정렬하여 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 제1 내지 제4 입력데이터(DIN<1:4>) 및 제1 내지 제4 출력데이터(DOUT<1:4>)의 비트 수는 4비트로 설정되어 있지만 실시예에 따라 다양한 비트로 구현될 수 있다.
도 10을 참고하면 제어회로(60)는 제1 인에이블신호생성회로(61), 제2 인에이블신호생성회로(62), 제3 인에이블신호생성회로(63) 및 제4 인에이블신호생성회로(64)를 포함할 수 있다.
제1 인에이블신호생성회로(61)는 제1 플립플롭(611), 제2 플립플롭(612), 제3 플립플롭(613), 제4 플립플롭(614) 및 논리회로(615)를 포함할 수 있다.
제1 플립플롭(611)은 제3 전치클럭(PCLK<3>)에 동기되어 펄스신호(SPUL)를 제1 전달신호(TS<1>)로 출력할 수 있다. 제1 플립플롭(611)은 제3 전치클럭(PCLK<3>)의 라이징 엣지에 동기되어 펄스신호(SPUL)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제1 전달신호(TS<1>)를 생성할 수 있다.
제2 플립플롭(612)은 제3 전치클럭(PCLK<3>)에 동기되어 제1 전달신호(TS<1>)를 제2 전달신호(TS<2>)로 출력할 수 있다. 제2 플립플롭(612)은 제3 전치클럭(PCLK<3>)의 라이징 엣지에 동기되어 제1 전달신호(TS<1>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제2 전달신호(TS<2>)를 생성할 수 있다.
제3 플립플롭(613)은 제3 전치클럭(PCLK<3>)에 동기되어 제2 전달신호(TS<2>)를 제3 전달신호(TS<3>)로 출력할 수 있다. 제3 플립플롭(613)은 제3 전치클럭(PCLK<3>)의 라이징 엣지에 동기되어 제2 전달신호(TS<2>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제3 전달신호(TS<3>)를 생성할 수 있다.
제4 플립플롭(614)은 제3 전치클럭(PCLK<3>)에 동기되어 제3 전달신호(TS<3>)를 제4 전달신호(TS<4>)로 출력할 수 있다. 제4 플립플롭(614)은 제3 전치클럭(PCLK<3>)의 라이징 엣지에 동기되어 제3 전달신호(TS<3>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 제4 전달신호(TS<4>)를 생성할 수 있다.
논리회로(615)는 제1 전달신호(TS<1>), 제2 전달신호(TS<2>), 제3 전달신호(TS<3>) 및 제4 전달신호(TS<4>)를 논리합 연산을 수행하여 제1 인에이블신호(EN<1>)를 생성할 수 있다. 논리회로(615)는 제1 전달신호(TS<1>), 제2 전달신호(TS<2>), 제3 전달신호(TS<3>) 및 제4 전달신호(TS<4>) 중 어느 하나가 로직하이레벨로 생성되는 경우 로직하이레벨로 인에이블되는 제1 인에이블신호(EN<1>)를 생성할 수 있다.
이와 같은 제1 인에이블신호생성회로(61)는 펄스신호(SPUL)에 응답하여 인에이블되고 제3 전치클럭(PCLK<3>)의 설정 주기만큼 인에이블 구간이 설정되는 제1 인에이블신호(EN<1>)를 생성할 수 있다. 제1 인에이블신호생성회로(61)는 펄스신호(SPUL)가 입력되는 경우 로직하이레벨로 인에이블되고 제1 내지 제4 전달신호(TS<1:4>)가 모두 로직로우레벨로 생성되는 경우 로직로우레벨로 디스에이블되는 제1 인에이블신호(EN<1>)를 생성할 수 있다.
한편, 제2 내지 제4 인에이블신호생성회로(62,63,64)는 제1 인에이블신호생성회로(61)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11을 참고하면 내부클럭생성회로(70)는 제1 내부클럭생성회로(71), 제2 내부클럭생성회로(72), 제3 내부클럭생성회로(73) 및 제4 내부클럭생성회로(74)를 포함할 수 있다.
제1 내부클럭생성회로(71)는 제1 인에이블신호(EN<1>)에 응답하여 제1 분주클럭(DCLK<1>)을 버퍼링하여 제1 내부클럭(ICLK<1>)을 생성할 수 있다. 제1 내부클럭생성회로(71)는 제1 인에이블신호(EN<1>)가 로직하이레벨로 인에이블되는 구간 동안 제1 분주클럭(DCLK<1>)을 버퍼링하여 제1 내부클럭(ICLK<1>)을 생성할 수 있다.
제2 내부클럭생성회로(72)는 제2 인에이블신호(EN<2>)에 응답하여 제2 분주클럭(DCLK<2>)을 버퍼링하여 제2 내부클럭(ICLK<2>)을 생성할 수 있다. 제2 내부클럭생성회로(72)는 제2 인에이블신호(EN<2>)가 로직하이레벨로 인에이블되는 구간 동안 제2 분주클럭(DCLK<2>)을 버퍼링하여 제2 내부클럭(ICLK<2>)을 생성할 수 있다.
제3 내부클럭생성회로(73)는 제3 인에이블신호(EN<3>)에 응답하여 제3 분주클럭(DCLK<3>)을 버퍼링하여 제3 내부클럭(ICLK<3>)을 생성할 수 있다. 제3 내부클럭생성회로(73)는 제3 인에이블신호(EN<3>)가 로직하이레벨로 인에이블되는 구간 동안 제3 분주클럭(DCLK<3>)을 버퍼링하여 제3 내부클럭(ICLK<3>)을 생성할 수 있다.
제4 내부클럭생성회로(74)는 제4 인에이블신호(EN<4>)에 응답하여 제4 분주클럭(DCLK<4>)을 버퍼링하여 제4 내부클럭(ICLK<4>)을 생성할 수 있다. 제4 내부클럭생성회로(74)는 제4 인에이블신호(EN<4>)가 로직하이레벨로 인에이블되는 구간 동안 제4 분주클럭(DCLK<4>)을 버퍼링하여 제4 내부클럭(ICLK<4>)을 생성할 수 있다.
이와 같은 본 발명의 반도체장치의 동작을 설명하되 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력하는 동작을 설명하면 다음과 같다.
설명에 앞서 주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 주기적으로 토글링되는 제1 내지 제4 전치클럭(PCLK<1:4>)을 생성한다.
T11 시점에 제1 인에이블신호생성회로(61)는 제3 전치클럭(PCLK<3>)에 동기되어 펄스신호(SPUL)에 응답하여 로직하이레벨로 인에이블되는 제1 인에이블신호(EN<1>)를 생성한다.
T12 시점에 제2 인에이블신호생성회로(62)는 제4 전치클럭(PCLK<4>)에 동기되어 펄스신호(SPUL)에 응답하여 로직하이레벨로 인에이블되는 제2 인에이블신호(EN<2>)를 생성한다.
T13 시점에 제3 인에이블신호생성회로(63)는 제1 전치클럭(PCLK<1>)에 동기되어 펄스신호(SPUL)에 응답하여 로직하이레벨로 인에이블되는 제3 인에이블신호(EN<3>)를 생성한다.
주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 분주클럭(DCLK<1>)을 생성한다.
제1 내부클럭생성회로(71)는 로직하이레벨의 제1 인에이블신호(EN<1>)에 응답하여 제1 분주클럭(DCLK<1>)을 버퍼링하여 제1 내부클럭(ICLK<1>)을 생성한다.
T14 시점에 제4 인에이블신호생성회로(64)는 제2 전치클럭(PCLK<2>)에 동기되어 펄스신호(SPUL)에 응답하여 로직하이레벨로 인에이블되는 제4 인에이블신호(EN<4>)를 생성한다.
주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제2 분주클럭(DCLK<2>)을 생성한다.
제2 내부클럭생성회로(72)는 로직하이레벨의 제2 인에이블신호(EN<2>)에 응답하여 제2 분주클럭(DCLK<2>)을 버퍼링하여 제2 내부클럭(ICLK<2>)을 생성한다.
데이터입출력회로(80)의 제1 정렬회로(미도시)는 제1 내부클럭(ICLK<1>) 및 제2 내부클럭(ICLK<2>)이 생성되므로 제1 입력데이터(DIN<1>)에 응답하여 제1 출력데이터(DOUT<1>)를 구동한다.
T15 시점에 주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제3 분주클럭(DCLK<3>)을 생성한다.
제3 내부클럭생성회로(73)는 로직하이레벨의 제3 인에이블신호(EN<3>)에 응답하여 제3 분주클럭(DCLK<3>)을 버퍼링하여 제3 내부클럭(ICLK<3>)을 생성한다.
데이터입출력회로(80)의 제2 정렬회로(미도시)는 제2 내부클럭(ICLK<2>) 및 제3 내부클럭(ICLK<3>)이 생성되므로 제2 입력데이터(DIN<2>)에 응답하여 제2 출력데이터(DOUT<2>)를 구동한다.
T16 시점에 주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제4 분주클럭(DCLK<4>)을 생성한다.
제4 내부클럭생성회로(74)는 로직하이레벨의 제4 인에이블신호(EN<4>)에 응답하여 제4 분주클럭(DCLK<4>)을 버퍼링하여 제4 내부클럭(ICLK<4>)을 생성한다.
데이터입출력회로(80)의 제3 정렬회로(미도시)는 제3 내부클럭(ICLK<3>) 및 제4 내부클럭(ICLK<4>)이 생성되므로 제3 입력데이터(DIN<3>)에 응답하여 제3 출력데이터(DOUT<3>)를 구동한다.
T17 시점에 주파수분주회로(50)는 외부에서 입력되는 클럭(CLK) 및 반전클럭(CLKB)의 주파수를 분주하여 제1 분주클럭(DCLK<1>)을 생성한다.
제1 내부클럭생성회로(71)는 로직하이레벨의 제1 인에이블신호(EN<1>)에 응답하여 제1 분주클럭(DCLK<1>)을 버퍼링하여 제1 내부클럭(ICLK<1>)을 생성한다.
데이터입출력회로(80)의 제4 정렬회로(미도시)는 제1 내부클럭(ICLK<1>) 및 제4 내부클럭(ICLK<4>)이 생성되므로 제4 입력데이터(DIN<4>)에 응답하여 제4 출력데이터(DOUT<4>)를 구동한다.
한편, T17 시점 이후 제1 내지 제4 내부클럭(ICLK<1:4>)에 동기되어 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력하는 동작은 앞서 설명한 동작과 동일하므로 구체적인 설명은 생략한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 인에이블신호의 인에이블 구간 동안만 클럭의 주파수를 분주하여 생성되는 내부클럭을 생성함으로써 안정적으로 내부클럭을 생성할 수 있다.
제1 실시예
10. 주파수분주회로 11. 제1 지연회로
12. 제2 지연회로 13. 제1 분주클럭생성회로
14. 제2 분주클럭생성회로 15. 제3 분주클럭생성회로
16. 제4 분주클럭생성회로 20. 제어회로
21. 인에이블신호생성회로 22. 구간신호생성회로
30. 내부클럭생성회로 31. 래치회로
32. 피드백클럭생성회로 40. 데이터입출력회로
41. 제1 정렬회로 42. 제2 정렬회로
43. 제3 정렬회로 44. 제4 정렬회로
311. 제1 래치 312. 제2 래치
313. 제3 래치 314. 제4 래치
321. 논리회로 322. 제3 지연회로
323. 제4 지연회로 324. 제5 지연회로
325. 제6 지연회로 411. 프리차지회로
412. 풀업풀다운신호생성회로 413. 구동회로
제2 실시예
50. 주파수분주회로 60. 제어회로
61. 제1 인에이블신호생성회로 62. 제2 인에이블신호생성회로
63. 제3 인에이블신호생성회로 64. 제4 인에이블신호생성회로
70. 내부클럭생성회로 71. 제1 내부클럭생성회로
72. 제2 내부클럭생성회로 73. 제3 내부클럭생성회로
74. 제4 내부클럭생성회로 80. 데이터입출력회로

Claims (20)

  1. 제1 내지 제4 분주클럭으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로; 및
    상기 제1 내지 제4 내부클럭에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 제1 내부클럭은 상기 제4 내부클럭이 생성된 이후 생성되고, 상기 제2 내부클럭은 상기 제1 내부클럭이 생성된 이후 생성되며, 상기 제3 내부클럭은 상기 제2 내부클럭이 생성된 이후 생성되고, 상기 제4 내부클럭은 상기 제3 내부클럭이 생성된 이후 생성되는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 내지 제4 분주클럭은 외부에서 입력되는 클럭의 주파수를 분주하여 생성되고, 상기 제1 내지 제4 분주클럭은 서로 다른 위상을 갖는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 내부클럭생성회로는
    제1 내지 제4 피드백클럭에 응답하여 상기 제1 내지 제4 분주클럭을 래치하고, 래치된 상기 제1 내지 제4 분주클럭을 상기 제1 내지 제4 내부클럭으로 출력하는 래치회로; 및
    상기 제1 내지 제4 내부클럭을 지연하여 상기 제1 내지 제4 피드백클럭을 생성하는 피드백클럭생성회로를 포함하는 반도체장치.
  4. 제 3 항에 있어서, 상기 래치회로는
    상기 제1 피드백클럭이 제2 로직레벨인 경우 상기 제1 분주클럭을 래치하고, 래치된 상기 제1 분주클럭을 상기 제1 내부클럭으로 출력하며, 상기 제1 피드백클럭이 제1 로직레벨인 경우 상기 제1 분주클럭의 입력을 차단하고, 상기 제1 분주클럭이 상기 제1 로직레벨인 경우 상기 제1 내부클럭을 상기 제1 로직레벨로 출력하는 제1 래치;
    상기 제2 피드백클럭이 상기 제2 로직레벨인 경우 상기 제2 분주클럭을 래치하고, 래치된 상기 제2 분주클럭을 상기 제2 내부클럭으로 출력하며, 상기 제2 피드백클럭이 상기 제1 로직레벨인 경우 상기 제2 분주클럭의 입력을 차단하고, 상기 제2 분주클럭이 상기 제1 로직레벨인 경우 상기 제2 내부클럭을 상기 제1 로직레벨로 출력하는 제2 래치;
    상기 제3 피드백클럭이 상기 제2 로직레벨인 경우 상기 제3 분주클럭을 래치하고, 래치된 상기 제3 분주클럭을 상기 제3 내부클럭으로 출력하며, 상기 제3 피드백클럭이 상기 제1 로직레벨인 경우 상기 제3 분주클럭의 입력을 차단하고, 상기 제3 분주클럭이 상기 제1 로직레벨인 경우 상기 제3 내부클럭을 상기 제1 로직레벨로 출력하는 제3 래치; 및
    상기 제4 피드백클럭이 상기 제2 로직레벨인 경우 상기 제4 분주클럭을 래치하고, 래치된 상기 제4 분주클럭을 상기 제4 내부클럭으로 출력하며, 상기 제4 피드백클럭이 상기 제1 로직레벨인 경우 상기 제4 분주클럭의 입력을 차단하고, 상기 제4 분주클럭이 상기 제1 로직레벨인 경우 상기 제4 내부클럭을 상기 제1 로직레벨로 출력하는 제4 래치를 포함하는 반도체장치.
  5. 제 3 항에 있어서, 상기 피드백클럭생성회로는
    인에이블신호 및 구간신호에 응답하여 지연신호를 지연하여 상기 제1 피드백클럭으로 출력하는 논리회로;
    상기 제1 내부클럭을 지연하여 상기 제2 피드백클럭으로 출력하는 제1 지연회로;
    상기 제2 내부클럭을 지연하여 상기 제3 피드백클럭으로 출력하는 제2 지연회로;
    상기 제3 내부클럭을 지연하여 상기 제4 피드백클럭으로 출력하는 제3 지연회로; 및
    상기 제4 내부클럭을 지연하여 상기 지연신호로 출력하는 제4 지연회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 제1 분주클럭 및 상기 제3 분주클럭에 동기되어 상기 출력데이터를 입출력하기 위한 리드동작 및 라이트동작에서 인에이블되는 펄스신호에 응답하여 인에이블되는 상기 인에이블신호 및 상기 구간신호를 생성하는 제어회로를 더 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제어회로는
    상기 펄스신호에 응답하여 인에이블되고 상기 제1 분주클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 인에이블신호를 생성하는 인에이블신호생성회로; 및
    상기 펄스신호에 응답하여 인에이블되고, 상기 제3 분주클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 구간신호를 생성하는 구간신호생성회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 입력데이터는 제1 내지 제4 입력데이터를 포함하고, 상기 출력데이터는 제1 내지 제4 출력데이터를 포함하며,
    상기 데이터입출력회로는 상기 제1 내부클럭에 동기되어 상기 제1 입력데이터를 상기 제1 출력데이터로 출력하고, 상기 제2 내부클럭에 동기되어 상기 제2 입력데이터를 상기 제2 출력데이터로 출력하며, 상기 제3 내부클럭에 동기되어 상기 제3 입력데이터를 상기 제3 출력데이터로 출력하고, 상기 제4 내부클럭에 동기되어 상기 제4 입력데이터를 상기 제4 출력데이터로 출력하는 반도체장치.
  9. 제 1 항에 있어서, 상기 데이터입출력회로는
    상기 제1 및 제2 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제1 및 제2 내부클럭이 생성되는 경우 제1 입력데이터에 응답하여 제1 출력데이터를 구동하는 제1 정렬회로;
    상기 제2 및 제3 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제2 및 제3 내부클럭이 생성되는 경우 제2 입력데이터에 응답하여 제2 출력데이터를 구동하는 제2 정렬회로;
    상기 제3 및 제4 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제3 및 제4 내부클럭이 생성되는 경우 제3 입력데이터에 응답하여 제3 출력데이터를 구동하는 제3 정렬회로; 및
    상기 제4 및 제1 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제4 및 제1 내부클럭이 생성되는 경우 제4 입력데이터에 응답하여 제4 출력데이터를 구동하는 제4 정렬회로를 포함하는 반도체장치.
  10. 제 1 항에 있어서,
    외부에서 입력되는 클럭의 주파수를 분주하여 상기 제1 내지 제4 분주클럭을 생성하는 주파수분주회로를 더 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 주파수분주회로는
    상기 제1 분주클럭을 반전버퍼링하여 제1 지연신호를 생성하고, 상기 제1 지연신호를 반전버퍼링하여 제2 지연신호를 생성하는 제5 지연회로;
    상기 제3 분주클럭을 반전버퍼링하여 제3 지연신호를 생성하고, 상기 제3 지연신호를 반전버퍼링하여 제4 지연신호를 생성하는 제6 지연회로;
    상기 클럭에 동기되어 상기 제1 지연신호를 상기 제1 분주클럭으로 출력하는 제1 분주클럭생성회로;
    상기 클럭에 동기되어 상기 제3 지연신호를 상기 제2 분주클럭으로 출력하는 제2 분주클럭생성회로;
    상기 클럭에 동기되어 상기 제2 지연신호를 상기 제3 분주클럭으로 출력하는 제3 분주클럭생성회로; 및
    상기 클럭에 동기되어 상기 제4 지연신호를 상기 제4 분주클럭으로 출력하는 제4 분주클럭생성회로를 포함하는 반도체장치.
  12. 펄스신호에 응답하여 제1 내지 제4 전치클럭의 설정 주기만큼 인에이블구간이 설정되는 제1 내지 제4 인에이블신호를 생성하는 제어회로;
    상기 제1 내지 제4 인에이블신호에 응답하여 제1 내지 제4 분주클럭으로부터 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로; 및
    상기 제1 내지 제4 내부클럭에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하되, 상기 제1 내부클럭은 상기 제1 인에이블신호의 인에이블구간동안 생성되고, 상기 제2 내부클럭은 상기 제2 인에이블신호의 인에이블구간동안 생성되며, 상기 제3 내부클럭은 상기 제3 인에이블신호의 인에이블구간동안 생성되고, 상기 제4 내부클럭은 상기 제4 인에이블신호의 인에이블구간동안 생성되는 반도체장치.
  13. 제 12 항에 있어서, 상기 펄스신호는 출력데이터를 입출력하기 위한 리드동작 및 라이트동작에서 인에이블되는 신호인 반도체장치.
  14. 제 12 항에 있어서, 상기 제1 내지 제4 전치클럭은 외부에서 입력되는 클럭의 주파수를 분주하여 생성되고, 상기 제1 내지 제4 전치클럭은 주기적으로 토글링되며, 서로 다른 위상을 갖는 신호인 반도체장치.
  15. 제 12 항에 있어서, 상기 제1 내지 제4 분주클럭은 외부에서 입력되는 클럭의 주파수를 분주하여 생성되고, 상기 제1 내지 제4 분주클럭은 서로 다른 위상을 갖는 신호인 반도체장치.
  16. 제 12 항에 있어서, 상기 제1 내지 제4 인에이블신호는 순차적으로 인에이블되는 신호인 반도체장치.
  17. 제 12 항에 있어서, 상기 제어회로는
    상기 펄스신호에 응답하여 인에이블되고 상기 제3 전치클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 제1 인에이블신호를 생성하는 제1 인에이블신호생성회로;
    상기 펄스신호에 응답하여 인에이블되고 상기 제4 전치클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 제2 인에이블신호를 생성하는 제2 인에이블신호생성회로;
    상기 펄스신호에 응답하여 인에이블되고 상기 제1 전치클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 제3 인에이블신호를 생성하는 제3 인에이블신호생성회로; 및
    상기 펄스신호에 응답하여 인에이블되고 상기 제2 전치클럭의 설정 주기만큼 인에이블 구간이 설정되는 상기 제4 인에이블신호를 생성하는 제4 인에이블신호생성회로를 포함하는 반도체장치.
  18. 제 12 항에 있어서, 상기 내부클럭생성회로는
    상기 제1 인에이블신호에 응답하여 상기 제1 분주클럭을 버퍼링하여 상기 제1 내부클럭을 생성하는 제1 내부클럭생성회로;
    상기 제2 인에이블신호에 응답하여 상기 제2 분주클럭을 버퍼링하여 상기 제2 내부클럭을 생성하는 제2 내부클럭생성회로;
    상기 제3 인에이블신호에 응답하여 상기 제3 분주클럭을 버퍼링하여 상기 제3 내부클럭을 생성하는 제3 내부클럭생성회로; 및
    상기 제4 인에이블신호에 응답하여 상기 제4 분주클럭을 버퍼링하여 상기 제4 내부클럭을 생성하는 제4 내부클럭생성회로를 포함하는 반도체장치.
  19. 제 12 항에 있어서, 상기 입력데이터는 제1 내지 제4 입력데이터를 포함하고, 상기 출력데이터는 제1 내지 제4 출력데이터를 포함하며,
    상기 데이터입출력회로는 상기 제1 내부클럭에 동기되어 상기 제1 입력데이터를 상기 제1 출력데이터로 출력하고, 상기 제2 내부클럭에 동기되어 상기 제2 입력데이터를 상기 제2 출력데이터로 출력하며, 상기 제3 내부클럭에 동기되어 상기 제3 입력데이터를 상기 제3 출력데이터로 출력하고, 상기 제4 내부클럭에 동기되어 상기 제4 입력데이터를 상기 제4 출력데이터로 출력하는 반도체장치.
  20. 제 12 항에 있어서, 상기 데이터입출력회로는
    상기 제1 및 제2 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제1 및 제2 내부클럭이 생성되는 경우 제1 입력데이터에 응답하여 제1 출력데이터를 구동하는 제1 정렬회로;
    상기 제2 및 제3 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제2 및 제3 내부클럭이 생성되는 경우 제2 입력데이터에 응답하여 제2 출력데이터를 구동하는 제2 정렬회로;
    상기 제3 및 제4 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제3 및 제4 내부클럭이 생성되는 경우 제3 입력데이터에 응답하여 제3 출력데이터를 구동하는 제3 정렬회로; 및
    상기 제4 및 제1 내부클럭 중 어느 하나가 생성되지 않는 경우 프리차지동작을 수행하고, 상기 제4 및 제1 내부클럭이 생성되는 경우 제4 입력데이터에 응답하여 제4 출력데이터를 구동하는 제4 정렬회로를 포함하는 반도체장치.
KR1020170105271A 2017-08-21 2017-08-21 반도체장치 KR20190020390A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170105271A KR20190020390A (ko) 2017-08-21 2017-08-21 반도체장치
US15/855,567 US10193539B1 (en) 2017-08-21 2017-12-27 High speed data synchronization
CN201810144268.0A CN109427379B (zh) 2017-08-21 2018-02-12 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170105271A KR20190020390A (ko) 2017-08-21 2017-08-21 반도체장치

Publications (1)

Publication Number Publication Date
KR20190020390A true KR20190020390A (ko) 2019-03-04

Family

ID=65032765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170105271A KR20190020390A (ko) 2017-08-21 2017-08-21 반도체장치

Country Status (3)

Country Link
US (1) US10193539B1 (ko)
KR (1) KR20190020390A (ko)
CN (1) CN109427379B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터
KR20210070140A (ko) * 2019-12-04 2021-06-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10739813B1 (en) * 2020-03-13 2020-08-11 Goodix Technology Inc. Glitch free clock switching circuit
KR20220026417A (ko) * 2020-08-25 2022-03-04 에스케이하이닉스 주식회사 집적 회로
JP2022049496A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体集積回路及び受信装置
KR20220056497A (ko) * 2020-10-28 2022-05-06 에스케이하이닉스 주식회사 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로
JP2023063869A (ja) * 2021-10-25 2023-05-10 株式会社デンソー クロック信号生成回路
US11923849B1 (en) * 2022-08-30 2024-03-05 Qualcomm Incorporated Frequency divider for non-overlapping clock signals

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit
JPH0217515A (ja) * 1988-07-06 1990-01-22 Mitsubishi Electric Corp クロツク制御回路
JPH02194721A (ja) * 1989-01-24 1990-08-01 Hitachi Ltd 半導体集積回路装置
JPH0792713B2 (ja) * 1990-08-27 1995-10-09 三菱電機株式会社 クロックジェネレータ
KR100826975B1 (ko) * 2006-06-30 2008-05-02 주식회사 하이닉스반도체 클럭 생성 회로 및 클럭 생성 방법
JP5347955B2 (ja) 2009-12-28 2013-11-20 日本電気株式会社 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路
KR101897050B1 (ko) * 2012-05-04 2018-09-12 에스케이하이닉스 주식회사 반도체 장치
KR102006022B1 (ko) 2013-11-06 2019-08-01 에스케이하이닉스 주식회사 직렬변환기
KR102163431B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
US9674025B2 (en) 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
KR102623542B1 (ko) * 2016-10-07 2024-01-10 삼성전자주식회사 멀티플 클럭 도메인 메모리 장치의 클럭 동기화 방법

Also Published As

Publication number Publication date
US10193539B1 (en) 2019-01-29
CN109427379A (zh) 2019-03-05
US20190058464A1 (en) 2019-02-21
CN109427379B (zh) 2022-08-02

Similar Documents

Publication Publication Date Title
KR20190020390A (ko) 반도체장치
KR100810070B1 (ko) 지연고정루프
CN110199353B (zh) 用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
US7975162B2 (en) Apparatus for aligning input data in semiconductor memory device
KR100801741B1 (ko) 지연고정루프
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
US7675797B2 (en) CAS latency circuit and semiconductor memory device including the same
US5990715A (en) Semiconductor integrated circuit using a synchronized control signal
JPH1186545A (ja) Ｄｌｌ回路及びそれを利用した半導体記憶装置
US8144530B2 (en) Semiconductor memory device and method for generating output enable signal
KR101905894B1 (ko) 반도체칩 및 반도체시스템
KR20170098539A (ko) 데이터 정렬 장치
KR20220046104A (ko) 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치
KR100791001B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
US7884661B2 (en) Clock generator circuit, method of clock generating, and data output circuit using the clock generating circuit and method
JP3717290B2 (ja) 集積回路装置
KR100942976B1 (ko) 데이터 정렬 회로와 그의 구동 방법
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
JP2014033414A (ja) 半導体装置
KR20210029400A (ko) 지연 라인, 지연 고정 루프 회로 및 이를 이용하는 반도체 장치
KR102598913B1 (ko) 반도체장치
KR101097466B1 (ko) 반도체 메모리 장치
KR101886671B1 (ko) 직병렬변환기
KR100832023B1 (ko) 반도체 메모리 소자의 지연 고정 루프