KR101886671B1

KR101886671B1 - 직병렬변환기

Info

Publication number: KR101886671B1
Application number: KR1020120137369A
Authority: KR
Inventors: 송근수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-11-29
Filing date: 2012-11-29
Publication date: 2018-08-09
Also published as: KR20140069727A

Abstract

직병렬변환기는 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함한다.

Description

직병렬변환기{DESERIALIZER}

본 발명은 직병렬변환기에 관한 것이다.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체칩들 사이에 고속(high spped)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체칩들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것을 말한다. 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭, 즉, 다중위상(multi-phase)클럭이 반도체칩 내부에서 생성되어 데이터 입출력에 이용된다.

본 발명은 데이터스트로브신호를 분주하여 다중위상클럭을 생성하고, 다중위상클럭을 이용하여 직렬로 들어온 데이터를 병렬화하여 정렬하는 직병렬변환기를 제공한다.

이를 위해 본 발명은 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함하는 직병렬변환기를 제공한다.

또한, 본 발명은 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스, 제2 펄스 및 제3 펄스를 각각 포함하는 위상감지신호, 제1 데이터입력클럭 및 제2 데이터입력클럭을 생성하는 위상제어부; 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하고, 상기 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하되, 상기 선택신호는 상기 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 위상을 감지함으로써 생성되는 데이터선택부; 및 상기 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 상기 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 내부데이터생성부를 포함하는 직병렬변환기를 포함하는 직병렬변환기를 제공한다.

본 발명에 의하면 위상이 반전된 다중위상클럭이 생성되더라도 오류 없이 데이터를 입력받아 정렬할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 직병렬변환기에 포함된 데이터정렬부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 직병렬변환기에 포함된 데이터선택부의 구성을 도시한 블럭도이다.
도 4 및 도 5는 도 1에 도시된 직병렬변환기의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.

도 1에 도시된 바와 같이, 본 실시예에 따른 직병렬변환기는 내부클럭생성부(1), 데이터정렬부(2), 위상제어부(3), 선택신호생성부(4), 데이터선택부(5) 및 내부데이터생성부(6)를 포함한다.

내부클럭생성부(1)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)를 분주하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)을 생성한다. 내부클럭생성부(1)는 주파수 분주기로 구현되고, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 주기는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)의 주기보다 2배 크게 생성된다. 제2 내부클럭(QDQS)은 제1 내부클럭(IDQS)보다 90°만큼 위상이 늦고, 제3 내부클럭(IDQSB)은 제2 내부클럭(QDQS)보다 90°만큼 위상이 늦으며, 제4 내부클럭(QDQSB)은 제3 내부클럭(IDQSB)보다 90°만큼 위상이 늦다.

데이터정렬부(2)는 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다. 데이터정렬부(2)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.

위상제어부(3)는 라이트커맨드(WT) 및 시스템클럭(CLK)가 입력되고 라이트레이턴시(도 3 및 도 4의 WL)가 경과된 시점부터 시스템클럭신호(CLK)의 주기의 "N" (여기서, "N"은 양의 정수)배 만큼의 주기가 경과된 시점에서 발생하는 제1 펄스를 포함하는 위상감지신호(IWT_PD)를 생성한다. 본 실시예에서, 위상감지신호(IWT_PD)의 제1 펄스는 제2 내부클럭(QDQS)의 위상을 감지하기 위해 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 시스템클럭(CLK)의 두주기 구간(2tCK) 경과한 시점에서 발생된다. 또한, 위상제어부(3)는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 시스템클럭(CLK)의 정수배만큼의 주기가 경과된 시점에서 발생하는 제2 펄스를 포함하는 제1 데이터입력클럭(DINCLK<1>) 및 제3 펄스를 포함하는 제2 데이터입력클럭(DINCLK<2>)을 생성한다. 본 실시예에서, 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 시스템클럭(CLK)의 네주기 구간(4tCK) 경과한 시점에서 발생된다. 또한, 본 실시예에서, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 시스템클럭(CLK)의 다섯주기 구간(5tCK) 경과한 시점에서 발생된다. 실시예에 따라서, 위상감지신호(IWT_PD) 및 제1 및 제2 데이터입력클럭(DINCLK<1:2>)의 펄스 발생시점 및 펄스폭은 다양하게 설정할 수 있다.

선택신호생성부(4)는 위상감지신호(IWT_PD)에 응답하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나의 클럭을 감지하여 선택신호(SEL)를 생성한다. 본 실시예에서, 선택신호(SEL)는 위상감지신호(IWT_PD)가 발생된 시점에서 제2 내부클럭(QDQS)의 위상에 따라 논리레벨이 결정된다. 즉, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직하이레벨을 갖는 경우 선택신호(SEL)는 로직하이레벨을 갖고, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직로우레벨을 갖는 경우 선택신호(SEL)는 로직로우레벨을 갖는다. 선택신호(SEL)가 로직하이레벨로 생성되는 것은 데이터(DIN)가 입력되는 시점부터 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 순서로 차례로 생성됨을 의미한다. 즉, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)이 정상적으로 생성될 때 선택신호(SEL)는 로직하이레벨로 생성된다. 한편, 선택신호(SEL)가 로직로우레벨로 생성되는 것은 데이터(DIN)가 입력되는 시점부터 제3 내부클럭(IDQSB), 제4 내부클럭(QDQSB)제1 내부클럭(IDQS) 및 제2 내부클럭(QDQS)의 순서로 차례로 생성됨를 의미한다. 즉, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 위상이 반전되어 생성될 때 선택신호(SEL)는 로직로우레벨로 생성된다. 실시예에 따라서, 선택신호생성부(4)는 위상감지신호(IWT_PD)에 응답하여 제1 내부클럭(IDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나를 감지하여 선택신호(SEL)를 생성하도록 설정될 수 있다.

데이터선택부(5)는 선택신호(SEL)의 레벨에 따라 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 선택적으로 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)로 전달한다. 본 실시예에서 데이터선택부(5)는 선택신호(SEL)가 로직하이레벨인 경우 제1 정렬데이터그룹을 제1 선택정렬데이터그룹으로 전달하고, 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 전달한다. 제1 정렬데이터그룹은 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제5 정렬데이터(ALIGN<5>) 및 제6 정렬데이터(ALIGN<6>)를 포함한다. 제2 정렬데이터그룹은 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제7 정렬데이터(ALIGN<7>) 및 제8 정렬데이터(ALIGN<8>)를 포함한다. 제1 선택정렬데이터그룹은 제1 선택정렬데이터(ALIGNSEL<1>), 제2 선택정렬데이터(ALIGNSEL<2>), 제5 선택정렬데이터(ALIGNSEL<5>) 및 제6 선택정렬데이터(ALIGNSEL<6>)를 포함한다. 제2 선택정렬데이터그룹은 제3 선택정렬데이터(ALIGNSEL<3>), 제4 선택정렬데이터(ALIGNSEL<4>), 제7 선택정렬데이터(ALIGNSEL<7>) 및 제8 선택정렬데이터(ALIGNSEL<8>)를 포함한다. 한편, 본 실시예에서 데이터선택부(5)는 선택신호(SEL)가 로직로우레벨인 경우 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 전달하고, 제1 정렬데이터그룹을 제2 선택정렬데이터그룹으로 전달한다. 데이터선택부(5)보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.

내부데이터생성부(6)는 제1 및 제2 데이터입력클럭(DINCLK<1:2>)에 동기하여 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)를 래치하여 제1 내지 제8 내부데이터(IDATA)를 생성한다. 본 실시예에서 내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성한다. 제1 내부데이터그룹은 제1 내부데이터(IDATA<1>), 제2 내부데이터(IDATA<2>), 제5 내부데이터(IDATA<5>) 및 제6 내부데이터(IDATA<6>)를 포함한다. 제2 내부데이터그룹은 제3 내부데이터(IDATA<3>), 제4 내부데이터(IDATA<4>), 제7 내부데이터(IDATA<7>) 및 제8 내부데이터(IDATA<8>)를 포함한다.

도 2는 데이터정렬부(2)의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이, 데이터정렬부(2)는 데이터버퍼부(21) 및 정렬부(22) 로 구성된다. 데이터버퍼부(21)는 제1 내지 제4 버퍼(211~214)로 구성된다. 정렬부(22)는 제1 내지 제6 래치(221~226)로 구성된다.

제1 버퍼(211)는 제1 내부클럭(IDQS)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제1 정렬데이터(ALIGN<1>)로 출력한다. 제2 버퍼(212)는 제2 내부클럭(QDQS)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제2 정렬데이터(ALIGN<2>)로 출력한다. 제3 버퍼(213)는 제3 내부클럭(IDQSB)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제3 정렬데이터(ALIGN<3>)로 출력한다. 제4 버퍼(214)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제4 정렬데이터(ALIGN<4>)로 출력한다. 본 실시예에서, 제1 내지 제4 버퍼(211~214)는 플립플롭으로 구현되어 입력되는 데이터를 래치하고, 버퍼링하여 출력한다.

제1 래치(221)는 제3 내부클럭(IDQSB)의 라이징에지에 동기하여 제1 정렬데이터(ALIGN<1>)를 래치하여 출력한다. 제2 래치(222)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제1 래치(221)의 출력신호를 래치하여 출력한다. 제3 래치(223)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제2 정렬데이터(ALIGN<2>)를 래치하여 출력한다. 제4 래치(224)는 제1 내부클럭(IDQS)의 라이징에지에 동기하여 제3 정렬데이터(ALIGN<3>)를 래치하여 출력한다. 제5 래치(225)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제4 래치(224)의 출력신호를 래치하여 출력한다. 제6 래치(226)는 제2 내부클럭(QDQS)의 라이징에지에 동기하여 제4 정렬데이터(ALIGN<4>)의 출력신호를 래치하여 출력한다. 제2 래치(222)의 출력신호는 제5 정렬데이터(ALIGN<5>)에 해당하고, 제3 래치(223)의 출력신호는 제6 정렬데이터(ALIGN<6>)에 해당한다. 제5 래치(225)의 출력신호는 제7 정렬데이터(ALIGN<7>)에 해당하고, 제6 래치(226)의 출력신호는 제8 정렬데이터(ALIGN<8>)에 해당한다. 본 실시예에서, 제1 내지 제6 래치(221~226)는 플립플롭으로 구현되어 입력되는 데이터를 래치하고, 버퍼링하여 출력한다.

데이터정렬부(2)는 선택신호(SEL)가 로직하이레벨인 경우 제1 내지 제4 내부클럭들(IDQS, QDQS, IDQSB, QDQSB)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 또한, 데이터정렬부(2)는 선택신호(SEL)가 로직하이레벨일 때 제1 정렬데이터(ALIGN<1>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 한편, 데이터정렬부(2)는 선택신호(SEL)가 로직로우레벨인 경우 제1 내지 제4 내부클럭들(IDQS, QDQS, IDQSB, QDQSB)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제1 정렬데이터(ALIGN<1>) 및 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 또한, 데이터정렬부(2)는 선택신호(SEL)가 로직로우레벨일 때 제3 정렬데이터(ALIGN<3>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성하며, 제1 정렬데이터(ALIGN<1>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성한다.

도 3은 데이터선택부(5)의 구성을 도시한 블럭도이다.

도 3에 도시된 바와 같이, 데이터선택부(5)는 제1 선택부(51) 및 제2 선택부(52)로 구성된다. 제1 선택부(51)는 선택신호(SEL)가 로직하이레벨인 경우 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달한다. 제1 선택부(51)는 선택신호(SEL)가 로직로우레벨인 경우 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달한다. 제2 선택부(52)는 선택신호(SEL)가 로직하이레벨인 경우 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다. 제2 선택부(52)는 선택신호(SEL)가 로직로우레벨인 경우 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다.

이상 살펴본 직병렬변환기의 동작을 도 4 및 도 5를 참고하여 살펴보되, 데이터가 입력될 때 내부클럭들의 위상이 정상적으로 생성(선택신호(SEL)가 로직하이레벨)되는 경우와 반전되어 생성(선택신호(SEL)가 로직로우레벨)되는 경우를 나누어 살펴보면 다음과 같다. 본 실시예에서 라이트레이턴시(WL)는 2로 설정되고, tDQSS는 1tCK로 설정된 경우를 가정한다. tDQSS는 데이터스트로브신호(DQS)와 시스템클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙을 나타낸다. 즉, tDQSS는 시스템클럭(CLK)에 동기하여 유효한 데이터스트로브신호(DQS)가 생성되기 위해 필요한 최소구간으로 정의할 수 있다. 라이트커맨드(WT)가 입력되고, 라이트레이턴시(WL)가 경과된 시점부터 데이터(DIN)가 입력되는 시점까지의 구간은 프리앰블구간(tWPRE)으로 정의하며, 본 실시예에서 프리앰블구간(tWPRE)은 tDQSS로 설정되었지만 실시예에 따라서 tDQSS+ (정수배)*tCK의 구간으로 설정될 수 있다.

도 4를 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.

t11 시점에서 라이트커맨드(WT)가 입력되면 t13 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)의 제1 펄스는 라이트레이턴시(WL)가 경과된 t12 시점부터 2tCK 구간이 경과된 t15 시점에서 발생한다. 위상감지신호(IWT_PD)의 라이징에지인 t15 시점에서 제2 내부클럭(QDQS)의 위상은 로직하이레벨이므로, 선택신호(SEL)는 로직하이레벨로 생성된다. 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t12시점부터 시스템클럭(CLK)의 네주기 구간(4tCK) 경과한 t19 시점에서 발생된다. 또한, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t12시점부터 시스템클럭(CLK)의 다섯주기 구간(5tCK) 경과한 t21시점에서 발생된다.

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 tDQSS가 경과된 t13 시점부터 정상적으로 발생한다. 제1 내부클럭(IDQS)은 t13 시점에서부터 주기신호로 발생한다. 제2 내부클럭(QDQS)은 t13 시점에서 90°만큼 지연된 t14 시점에서부터 주기신호로 발생한다. 제3 내부클럭(IDQSB)은 t14 시점에서 90°만큼 지연된 t15 시점에서부터 주기신호로 발생한다. 제4 내부클럭(QDQSB)은 t15 시점에서 90°만큼 지연된 t16 시점에서부터 주기신호로 발생한다.

데이터정렬부(2)는 시스템클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 제1 정렬데이터(ALIGN<1>)는 t13~t17 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t17~t21 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t14~t18 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t18~t22 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제3 정렬데이터(ALIGN<3>)는 t15~t19 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t19~t23 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t16~t20 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.

데이터정렬부(2)는 제1 정렬데이터(ALIGN<1>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제5 정렬데이터(ALIGN<5>)는 t16~t20 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t16~t20 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제7 정렬데이터(ALIGN<7>)는 t18~t22 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t22~t25 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t18~t22 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t22~t25 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.

데이터선택부(5)는 로직하이레벨의 선택신호(SEL)를 입력받아, 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달하고, 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다.

내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스가 입력되는 t19 시점에 동기하여 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)을 래치하여 제1 내부데이터그룹(IDATA<1,2,5,6>)을 생성하고, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스가 입력되는 t21 시점에 동기하여 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)을 래치하여 제2 내부데이터그룹(DINCLK<3,4,7,8>)을 생성한다.

도 5를 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.

t31 시점에서 라이트커맨드(WT)가 입력되면 t33 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)의 제1 펄스는 라이트레이턴시(WL)가 경과된 t32 시점부터 2tCK 구간이 경과된 t35 시점에서 발생한다. 위상감지신호(IWT_PD)의 라이징에지인 t35 시점에서 제2 내부클럭(QDQS)의 위상은 로직로우레벨이므로, 선택신호(SEL)는 로직로우레벨로 생성된다. 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t32시점부터 시스템클럭(CLK)의 네주기 구간(4tCK) 경과한 t39 시점에서 발생된다. 또한, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t32시점부터 시스템클럭(CLK)의 다섯주기 구간(5tCK) 경과한 t41시점에서 발생된다.

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 tDQSS가 경과된 t33 시점부터 위상이 반전되어 발생한다. 제3 내부클럭(IDQSB)은 t33 시점에서부터 주기신호로 발생한다. 제4 내부클럭(QDQSB)은 t33 시점에서 90°만큼 지연된 t34 시점에서부터 주기신호로 발생한다. 제1 내부클럭(IDQS)은 t34 시점에서 90°만큼 지연된 t35 시점에서부터 주기신호로 발생한다. 제2 내부클럭(QDQS)은 t35 시점에서 90°만큼 지연된 t36 시점에서부터 주기신호로 발생한다.

데이터정렬부(2)는 시스템클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제1 정렬데이터(ALIGN<1>) 및 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 제3 정렬데이터(ALIGN<3>)는 t33~t37 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t37~t41 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t34~t38 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t38~t42 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제1 정렬데이터(ALIGN<1>)는 t35~t39 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t39~t43 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t36~t40 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t40~44 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.

데이터정렬부(2)는 제1 정렬데이터(ALIGN<1>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 시스템클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 시스템클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제7 정렬데이터(ALIGN<7>)는 t36~t40 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t40~t44 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t36~t40 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t40~t44 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제5 정렬데이터(ALIGN<5>)는 t38~t42 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t42~t45 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t38~t42 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t42~t45 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.

데이터선택부(5)는 로직로우레벨의 선택신호(SEL)를 입력받아, 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달하고, 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다.

내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스가 입력되는 t39 시점에 동기하여 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)을 래치하여 제1 내부데이터그룹(IDATA<1,2,5,6>)을 생성하고, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스가 입력되는 t41 시점에 동기하여 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)을 래치하여 제2 내부데이터그룹(DINCLK<3,4,7,8>)을 생성한다.

이상 살펴본 바와 같이, 본 실시예에 따른 직병렬변환기는 멀티위상을 갖는 내부클럭들이 정상적으로 생성된 경우와 반전되어 비정상적으로 생성된 경우를 가정하여 데이터들을 각각 정렬시키고, 정렬된 데이터들을 위상이 반전된 데이터들을 포함하는 그룹으로 나누어 선택적으로 전달함으로써, 내부클럭의 위상이 반전된 경우에도 오류없이 데이터를 입력받아 정렬할 수 있다.

1: 내부클럭생성부 2: 데이터정렬부
3: 위상제어부 4: 선택신호생성부
5: 데이터선택부 6: 내부데이터생성부
21: 데이터버퍼부 22: 정렬부
211~214: 제1 내지 제4 버퍼 221~226: 제1 내지 제6 래치
51: 제1 선택부 52: 제2 선택부

Claims

라이트커맨드 및 라이트레이턴시에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 위상을 감지하여 선택신호를 생성하는 선택신호생성부;
상기 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및
상기 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함하는 직병렬변환기.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 내지 제4 내부클럭은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 생성되는 직병렬변환기.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 제1 정렬데이터그룹은 제1, 제2, 제5 및 제6 정렬데이터를 포함하고,
상기 제2 정렬데이터그룹은 제3, 제4, 제7 및 제8 정렬데이터를 포함하며,
상기 제1 정렬데이터는 상기 제1 내부클럭에 동기하여 데이터를 버퍼링시킴으로써 생성되고, 상기 제2 정렬데이터는 상기 제2 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되며, 상기 제3 정렬데이터는 상기 제3 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되고, 상기 제4 정렬데이터는 상기 제4 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되며, 상기 제5 정렬데이터는 상기 제3 및 제4 내부클럭에 동기하여 상기 제1 정렬데이터를 래칭시킴으로써 생성되고, 상기 제6 정렬데이터는 상기 제4 내부클럭에 동기하여 상기 제2 정렬데이터를 래칭시킴으로써 생성되며, 상기 제7 정렬데이터는 상기 제1 및 제4 내부클럭에 동기하여 상기 제3 정렬데이터를 래칭시킴으로써 생성되고, 상기 제8 정렬데이터는 상기 제2 내부클럭에 동기하여 상기 제4 정렬데이터를 래칭시킴으로써 생성되는 직병렬변환기.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 선택신호는 데이터가 입력되는 시점에서부터 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭의 순서로 발생되는 경우 제1 레벨을 갖고, 상기 데이터가 입력되는 시점에서부터 상기 제3 내부클럭, 상기 제4 내부클럭, 상기 제1 내부클럭 및 상기 제2 내부클럭의 순서로 발생되는 경우 제2 레벨을 갖는 직병렬변환기.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서, 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제1 선택부는 상기 제1 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6 항에 있어서, 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제2 선택부는 상기 제2 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서, 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제1 선택부는 상기 제2 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 8 항에 있어서, 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제2 선택부는 상기 제1 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 위상감지신호의 상기 제1 펄스는 상기 라이트커맨드가 입력된 시점으로부터 상기 라이트레이턴시 구간이 경과된 후 시스템클럭의 정수배만큼의 구간이 경과된 시점에서 발생되는 직병렬변환기.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 라이트커맨드 및 상기 라이트레이턴시에 따라 발생되는 제2 펄스를 포함하는 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하는 내부데이터생성부를 더 포함하는 직병렬변환기.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서, 상기 내부데이터생성부는 상기 라이트커맨드 및 상기 라이트레이턴시에 따라 발생되는 제3 펄스를 포함하는 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 직병렬변환기.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서, 상기 제1 데이터입력클럭의 상기 제2 펄스는 상기 라이트커맨드가 입력되고, 상기 라이트레이턴시 구간이 경과된 후 시스템클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서, 상기 제2 데이터입력클럭의 상기 제3 펄스는 상기 제1 데이터입력클럭의 상기 제2 펄스가 발생된 후 상기 시스템클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
라이트커맨드 및 라이트레이턴시에 따라 발생되는 제1 펄스, 제2 펄스 및 제3 펄스를 각각 포함하는 위상감지신호, 제1 데이터입력클럭 및 제2 데이터입력클럭을 생성하는 위상제어부;
선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하고, 상기 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하되, 상기 선택신호는 상기 위상감지신호에 응답하여 제1 내지 제4 내부클럭들 중 하나의 위상을 감지함으로써 생성되는 데이터선택부; 및
상기 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 상기 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 내부데이터생성부를 포함하는 직병렬변환기.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 위상감지신호의 상기 제1 펄스는 상기 라이트커맨드가 입력된 시점으로부터 상기 라이트레이턴시 구간이 경과된 후 시스템클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제1 데이터입력클럭의 상기 제2 펄스는 상기 라이트커맨드가 입력된 시점으로부터 상기 라이트레이턴시 구간이 경과된 후 시스템클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 제2 데이터입력클럭의 상기 제3 펄스는 상기 제1 데이터입력클럭의 상기 제2 펄스가 발생된 후 상기 시스템클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제1 내지 제4 내부클럭은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 생성되는 직병렬변환기.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
상기 제1 정렬데이터그룹은 제1, 제2, 제5 및 제6 정렬데이터를 포함하고,
상기 제2 정렬데이터그룹은 제3, 제4, 제7 및 제8 정렬데이터를 포함하며,
상기 제1 정렬데이터는 상기 제1 내부클럭에 동기하여 데이터를 버퍼링시킴으로써 생성되고, 상기 제2 정렬데이터는 상기 제2 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되며, 상기 제3 정렬데이터는 상기 제3 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되고, 상기 제4 정렬데이터는 상기 제4 내부클럭에 동기하여 상기 데이터를 버퍼링함으로써 생성되며, 상기 제5 정렬데이터는 상기 제3 및 제4 내부클럭에 동기하여 상기 제1 정렬데이터를 래칭시킴으로써 생성되고, 상기 제6 정렬데이터는 상기 제4 내부클럭에 동기하여 상기 제2 정렬데이터를 래칭시킴으로써 생성되며, 상기 제7 정렬데이터는 상기 제1 및 제4 내부클럭에 동기하여 상기 제3 정렬데이터를 래칭시킴으로써 생성되고, 상기 제8 정렬데이터는 상기 제2 내부클럭에 동기하여 상기 제4 정렬데이터를 래칭시킴으로써 생성되는 직병렬변환기.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 선택신호는 데이터가 입력되는 시점에서부터 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭의 순서로 발생되는 경우 제1 레벨을 갖고, 상기 데이터가 입력되는 시점에서부터 상기 제3 내부클럭, 상기 제4 내부클럭, 상기 제1 내부클럭 및 상기 제2 내부클럭의 순서로 발생되는 경우 제2 레벨을 갖는 직병렬변환기.
◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈

제 22 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제1 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈

제 23 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제2 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈

제 24 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제2 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈

제 25 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제1 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.