KR0140341B1 - 직병렬 변환 인터페이스회로 - Google Patents
직병렬 변환 인터페이스회로Info
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- KR0140341B1 KR0140341B1 KR1019940002094A KR19940002094A KR0140341B1 KR 0140341 B1 KR0140341 B1 KR 0140341B1 KR 1019940002094 A KR1019940002094 A KR 1019940002094A KR 19940002094 A KR19940002094 A KR 19940002094A KR 0140341 B1 KR0140341 B1 KR 0140341B1
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Abstract
원칩 기능소자에 있어서, 단순한 로직구성으로 직렬입력되는 데이타를 병렬로 변환하는 직병렬 인터페이스회로가 개시되고 있다. 본 발명은 소정 직렬데이타와 수신클럭 및 스트로브신호를 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 래치부와, 상기 래치부로부터 직렬로 래치 출력된 직렬데이타 및 수신클럭을 입력받으며, 상기 수신클럭에 동기되어 상기 직렬데이타를 각각 8비트의 병렬 정보데이타 및 어드레스데이타로 분리 출력하는 직병렬 변환부와, 상기 직병렬변환부로부터 정보데이타 및 어드레스데이타를 입력받으며, 상기 래치부로부터 스트로브신호를 입력받고, 소정 고유 어드레스 디코딩 로직을 구비하여 상기 어드레스데이타를 디코딩한 후 상기 고유 어드레스와 일치되면 상기 스트로브신호에 대응하여 상기 정보데이타를 병렬로 출력하는 데이타 출력부로 구성된다.
Description
제1도는 본 발명에 따른 직병렬 변환 인터페이스회로의 블록구성도.
제2도는 제1도의 구성중 직병렬 변환부의 상세 구성도.
제3도는 제1도의 구성중 데이타 출력부의 상세 구성도.
제4도는 본 발명의 일 실시예에 따라 래치부에 입력되는 수신신호들의 타이밍도.
본 발명은 마이컴과 연결되는 인터페이스회로에 관한것으로서, 특히 데이타 직병렬 변환 인터페이스회로에 관한 것이다.
마이컴과 연결되는 영상신호처리소자와 같은 해당 ASIC화 소자들은 상기 마이컴으로부터 필요한 데이타를 입력받아 영상신호처리동작등을 수행한다.
종래에는 상기 소자와 같은 해당 기능소자들은 상기 마이컴으로부터 입력되는 데이타들을 수신하거나 해당 데이타 비트만큼 소자핀이 필여하였다.
그러나 상술한 바와 같이 마이컴과 연결되어 필요한 데이타를 수신하여 해당기능을 수행하는 원칩소자에게 있어서, 입력핀의 증가는 곧 제조원가의 상승이라는 문제점을 가지고 있었다.
따라서 본 발명의 목적은 원칩 기능소자에 있어서, 단순한 로직구성으로 직렬입력되는 데이타를 병렬로 변환하는 직병렬 인터페이스회로를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 직렬데이타와 수신클럭 및 스트로브신호를 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 래치보와,
상기 래치부로부터 직렬로 래치 출력된 직렬데이타 및 수신클럭을 입력받으며, 상기 수신클럭에 동기되어 상기 직렬데이타를 각각 8비트의 병렬 정보데이타 및 어드레스데이타로 분리 출력하는 직병렬 변환부와,
상기 직병렬변환부로부터 정보데이타 및 어드레스데이타를 입력받으며, 상기 래치부로부터 스트로브 신호를 입력받고, 소정 고유 어드레스 디코딩 로직을 구비하여 상기 어드레스데이타를 디코딩한후 상기 고유 어드레스와 일치되면 상기 스트로브신호에 대응하여 상기 정보데이타를 병렬로 출력하는 데이타 출력부로 구성함을 특징으로 한다.
이하 본 발명의 바람직한 구성 및 동작의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 직병렬 변환 인터페이스회로의 블록구성도로서, 래치부(10)은 마이컴(도시되지않음)으로부터 직렬데이타를 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 제1플립플롭(11)과, 상기 마이컴으로부터 수신클럭을 입력받으며 상기 시스템 동기되어 래치출력하는 제2플립플롭(12)과, 상기 마이컴으로부터 스트로브신호를 입력받으며 상기 시스템 클럭에 동기되어 래치 출력하는 제3플립플롭(13)으로 구성된다.
직병렬 변환부(20)는 상기 래치부(10)로부터 직렬로 래치 출력된 데이타 및 수신클럭을 입력받아 상기 수신클럭에 동기되어 상기 데이타를 각각 8비트의 병렬 정보데이타 및 어드레스데이타로 분리 출력한다.
데이타 출력부(30)는 상기 직병렬 변환부(20)로부터 정보데이타 및 어드레스데이타를 입력받으며, 상기 래치부(10)로부터 스트로브신호를 입력받고, 상기 어드레스데이타를 디코딩하여 고유 어드레스와 일치되면 상기 스트로브신호에 응답하여 상기 입력 정보데이타를 병렬로 출력한다.
제2도는 제1도의 구성중 직병렬 변환부(20)의 상세 구성도로서,
제1쉬프트 레지스터 레지스터(21)는 8비트 쉬프트 레지스터로서 상기 래치부(10)내의 제1플립플롭(11)으로부터 직렬 입력되는 데이타를 입력받으며, 상기 제2플립플롭(12)으로부터 출력되는 수신클럭에 응답하여 1비트씩 쉬프트하여 각 레지스터 상태에 따른 8비트의 병렬 정보데이타(D0-D7)로 출력한다.
제2쉬프트 레지스터(22)는 상기 제1쉬프트 레지스터(21)의 정보데이타 출력(D0-D7)중 최상위비트(MSB:D7)를 입력받으며, 상기 수신클럭에 응답하여 1비트씩 쉬프트하여 내부 레지스터 상태에 따른 8비트의 병렬 어드레스 데이타로 출력한다.
제3도는 제1도의 구성중 데이타 출력부(30)의 상세 구성도로서, 상기 데이터출력부(30)는 소정 고유 어드레스 디코딩 로직을 구비하고 상기 직병렬 변환부(20)로부터 어드레스 데이타 및 정보데이타를 입력받아 상기 고유어드레스에 일치되는 어드레스데이타 입력시 상기 래치부(10)로부터 입력되는 스트로브신호에 응답하여 상기 정보데이타를 출력하는 적어도 하나 이상의 디코딩로직부들로 구성되며, 일례로 제3도에서는 제1,2디코딩 출력부(40, 50)를 상세 도시하고 있다.
제1디코딩 출력부(40)는 고유 어드레스에 따른 디코딩 로직으로 구성되며, 상기 제2쉬프트 레지스터(22)로부터 어드레스데이타를 입력받아 상기 고유 어드레스와 일치되면 일례로 하이 인에이블(high enable) 상태의 신호를 출력하는 제1디코딩 로직부(31)와, 상기 제1디코딩 로직부(31)의 출력신호와 상기 제3립플롭(13)의 스트로브 출력신호를 입력받아 논리곱 연산출력하는 제1논리곱 연산소자(35)와, 상기 제1쉬프트 레지스터(21)로부터 출력되는 정보데이타를 입력받으며, 상기 제1논리곱 연산소자(35)의 연산출력을 클럭입력받아 이에 응답하여 상기 정보데이타를 출력하는 제1레지스터(33)으로 구성한다.
제2디코딩 출력부(50)의 구성은 상술한 제1디코딩 출력부(40)의 구성과 동일한 구성을 가진다.
제4도는 본 발명의 일 실시예에 따라 래치부(10)에 입력되는 수신신호들의 타이밍도로서, 상술한 래치부(10)에 입력되는 수신클럭, 직렬데이타, 스트로브신호등의 타이밍을 도시하고 있다. 상기 직렬데이타는 각 데이타의 고유 어드레스데이타를 포함하고 있으며, 어드레스데이타의 최상위 비트부터 래치부(10)에 입력된다.
이하 상술한 제1-4도를 참조하여 본 발명의 일 실시예를 구체적으로 설명한다.
먼저 래치부(10)은 마이컴으로부터 직렬데이타, 수신클럭, 스트로브신호를 각각 제1-3플립플롭으로 입력받으며, 내부 시스템 클럭에 동기되어 래치출력된다. 상기 제1-3플립플롭(11, 12, 13)은 공지의 D플립플롭이 사용될 수 있다.
직병렬 변환부(20)는 상기 래치 출력된 직렬데이타 및 수신클럭을 입력받으며, 상기 수신클럭에 동기시켜 상기 직렬데이타로부터 초기 입력되는 어드레스데이타와 정보데이타를 분리하여 각각 병력 출력한다. 즉, 제1쉬프트 레지스터(21)는 상기 직렬데이타와 수신클럭을 입력받으며, 상기 수신클럭에 동기되어 1비트씩 쉬프트하여 상기 직렬데이타를 8비트의 정보데이타로 병렬 출력하고, 제2쉬프트 레지스터(22)는 상기 제1쉬프트 레지스터(21)의 병렬로 출력되는 정보데이타중 최상위 비트(MSB)를 입력받으며 상수 수신클럭에 응답하여 8비트의 어드레스데이타로 출력한다.
이후 제1, 2디코딩 출력부(40, 50)는 각각 제1, 2디코딩로직부(31, 32)로부터 상기 어드레스데이타를 입력받아 고유 어드레스와 일치되 일치되면 하이인에이블상태의 디코딩 신호를 출력한다. 제1 또는 제2논리곱연산소자(35, 36)는 상기 디코딩 신호와 상기 래치부(10)로부터 입력되는 스트로브신호를 입력받아 논리곱연산하여 출력한다.
제1 또는 제2레지스터(33, 34)는 상기 정보데이타를 입력받으며, 상기 제1 또는 제2 논리곱연산소자(35, 36)로부터 인에이블상태의 클럭을 입력받아 이에 응답하여 상기 정보데이타를 최종 병렬데이타로 출력한다. 즉 스트로브신호의 라이징엣지(rising edge)에서 해당 디코딩로직부의 고유어드레스에 일치되는 어드레스데이타가 입력되면, 해당 디코딩로직부의 고유어드레스에 일치되는 어드레스데이타가 입력되면, 해당 레지스터가 정보데이타를 최종 병렬로 출력한다.
상술한 바와 같이 본 발명은 해당 어드레스의 직렬데이타를 입력받아 단순한 로직구성으로 병렬 변화 출력한다. 또한 상기 구성을 원칩내에 구비하여 칩의 입력핀을 감소시킬 수 있는 장점이 있다.
Claims (5)
- 원칩기능소자에 있어서, 직렬데이타와 수신클럭 및 스트로브신호를 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 래치부와, 상기 래치부로부터 직렬로 래치 출력된 직렬데이타 및 수신클럭을 입력받으며, 상기 수신클럭에 동기되어 상기 직렬데이타를 각각 8비트의 병렬 정보데이타 및 어드레스데이타로 분리 출력하는 직병렬 변환부와, 상기 직병렬 변환부로부터 정보데이타 및 어드레스데이타를 입력받으며, 상기 래치부로부터 스트로브신호를 입력받고, 소정 고유 어드레스 디코딩 로직을 구비하여 상기 어드레스데이타를 디코딩한후 상기 고유 어드레스와 일치되면 상기 스트로브신호에 대응하여 상기 정보데이타를 병렬로 출력하는 데이타 출력부로 구성함을 특징으로하는 직병렬 변환 인터페이스회로.
- 제1항에 있어서, 상기 래치부는 직렬로 입력되는 직렬데이타로 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 제1플립플롭과, 수신클럭을 입력받으며 상기 시스템 클럭에 동기되어 래치출력하는 제2플립플롭과, 스트로브신호를 입력받으며 상기 시스템 클럭에 동기되어 래치 출력하는 제3플립플롭으로 구성함을 특징으로하는 직병렬 변환 인터페이스회로.
- 제1항에 있어서, 상기 직병렬변환부는 상기 래치부로부터 래치출력되는 직렬데이타를 입력받으며, 상기 래치부로부터 래치출력되는 수신클럭에 응답하여 1비트씩 쉬프트출력하여 8비트의 병렬 정보데이타로 출력하는 제1쉬프트 레지스터와, 상기 제1쉬프트 레지스터의 병렬 정보데이타 출력중 최상비트를 입력받으며, 상기 수신클럭에 응답하여 1비트씩 쉬프트하여 8비트의 병렬 어드레스데이타로 출력하는 제2쉬프트 레지스터로 구성함을 특징으로하는 직병렬 변환 인터페이스회로.
- 제1항에 있어서, 상기 데이타 출력부는 고유 어드레스에 따른 디코딩 로직으로 구성되며, 상기 직병렬 변환부로부터 어드레스데이타를 입력받아 상기 고유 어드레스와 일치되면 인에이블신호를 출력하는 디코딩 로직부와, 상기 디코딩 로직부의 인에이블신호와 상기 래치부로부터 래치 출력된 스트로브 출력신호를 입력받아 논리곱 연산출력하는 논리곱 연산소자와, 상기 직병렬 변환부로부터 출력되는 정보데이타를 입력받으며, 상기 제1논리곱연산소자의 연산출력을 클럭입력받아 이에 응답하여 상기 정보데이타를 병렬출력하는 레지스터로 구성되는 디코딩 출려부를 적어도 하나 이상 구비함을 특징으로하는 직병렬 변환 인터페이스회로.
- 마이컴과 연결되는 원칩기능소자에 있어서, 상기 마이컴으로부터 직렬로 입력되는 직렬데이타를 입력받아 소정 시스템 클럭에 동기되어 래치출력하는 제1플립플롭과, 상기 마이컴으로부터 수신클럭을 입력받으며 상기 시스템 클럭에 동기되어 래치출력하는 제2 립플롭과, 상기 마이컴으로부터 스트로브신호를 입력받으며 상기 시스템 클럭에 동기되어 래치 출력하는 제3 플립플롭과, 상기 제1플립플롭으로부터 입력되는 직렬데이타를 입력받으며, 상기 제2플립플롭으로부터 입력되는 수신클럭에 응답하여 1비트씩 쉬프트출력하여 8비트의 병렬 정보데이타로 출력하는 제1쉬프트 레지스터와, 상기 제1쉬프트 레지스터의 병렬 정보데이타와 출력중 최상위비트를 입력받으며, 상기 수신클럭에 응답하여 1비트씩 쉬프트하여 8비트의 병렬 어드레스데이타로 출력하는 제2쉬프트 레지스터와, 고유 어드레스에 따른 디코딩 로직을 구비하여 상기 제2쉬프트 레지스터로부터 어드레스데이타를 입력받아 디코딩하며 상기 고유어드레스와 디코딩 일치되면 인에이블디신호를 출력하는 디코딩 로직부와, 상기 디코딩 로직부의 인에이블신호와 상기 제3플립플롭으로부터 래치 출력된 스트로브 출력신호를 입력받아 논리곱 연산출력하는 논리곱 연산소자, 상기 제1쉬프트 레지스터로부터 상기 정보데이타를 입력받으며, 상기 제1논리곱 연산소자의 연산출력을 클럭입력받아 이에 응답하여 상기 정보데이타를 병렬출력하는 레지스터로 구성함을 특징으로하는 직병렬 변환 인터페이스회로.
Priority Applications (1)
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| KR1019940002094A KR0140341B1 (ko) | 1994-02-04 | 1994-02-04 | 직병렬 변환 인터페이스회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940002094A KR0140341B1 (ko) | 1994-02-04 | 1994-02-04 | 직병렬 변환 인터페이스회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950025539A KR950025539A (ko) | 1995-09-18 |
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| KR1019940002094A KR0140341B1 (ko) | 1994-02-04 | 1994-02-04 | 직병렬 변환 인터페이스회로 |
Country Status (1)
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Cited By (1)
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|---|---|---|---|---|
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1994
- 1994-02-04 KR KR1019940002094A patent/KR0140341B1/ko not_active IP Right Cessation
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|---|---|
| KR950025539A (ko) | 1995-09-18 |
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