KR890000056B1 - 시분할 다중 통신 시스템의 데이터 동기회로 - Google Patents

Abstract

내용 없음.

Description

시분할 다중 통신 시스템의 데이터 동기회로

제1도는 블럭동기방식의 프레임 구성도.

제2도는 본 발명에 따른 데이터 동기회로의 블럭도.

제3도는 제2도의 비교회로의 일실시예의 구체회로도.

제4도는 제2도의 수신어드레스 발생회로의 일실시예의 구체회로도.

제5도는 제2도의 입출력회로의 일실시예의 구체회로도.

제6도는 데이터 블럭이 비동기일때 본 발명의 동작 파형도.

제7도는 데이터 블럭이 동기일때 본 발명의 동작 파형도.

본 발명은 시분할 다중 데이터 통신 시스템에서 데이터 동기회로에 관한 것으로 특히 일정한 거리를 두고 있는 시스템간에 있어 타 시스템에서 전송되 들어오는 수신 데이터 블럭을 자체시스템의 데이터 블럭과 동기를 맞추는 회로에 관한 것이다.

일반적으로 데이터 통신에 있어서는 수신측으로 부터 송신되어 오는 데이터를 정확히 수신하기 위해 데이터의 시작 위치를 수신 측에서 알아야 한다. 이와같이 데이터의 시작위치를 아는 방법으로는 동기전송 방식과 비동기 전송방식이 있게 되지만 동기전송 방식이 비동기 전송 방식보다 효율적인 통신방식으로 알려져왔다. 소정의 메세지를 블럭으로 나누어 전송하는 블럭 동기 방식의 1프레임 구성은 제1도에 나타낸 바와같이 동기용 부호로서 1개 또는 2개 이상의 프레임 동기 블럭 SYN을 데이터 블럭 D₀-D_N-1앞에 부가한 구성을 갖게 된다. 제1도에 도시한 1프레임 구성의 각 블럭들은 소정의 비트들로 구성되며 통상 8비트를 1블럭으로 하여 구분하고 있다. 따라서 수신측은 항상 송신되 들어오는 프레임 동기 블럭 SYN의 부호를 나타내는 비트열을 감시하고 있게되며 이 비트열이 수신되면 프레임 동기 블럭 SYN 부호후에 연속해서 데이터가 보내져오고 있음을 알게된다. 또한 통상적으로 프레임 동기 블럭 SYN 데이터 블럭앞에 2개이상의 소정수를 붙이기도 하는데 이는 수신측이 확실하게 동기를 이루기 위함이다.

그러나 사설교환기 LAN(Local Area Network) 등과 같이 루우프로 형성되어 일정 거리를 두고 있는 시스템들간의 데이터 전송에 있어서는 전송로등의 시간지연으로 인한 수신데이터 블럭과 자체시스템의 데이터 블럭과 동기가 맞지 않게 되는 것이 일반적 사실이며 이와같이 일정 거리를 두고 있는 시스템들간의 수신측에서의 데이터블럭의 동기를 이루는 종래의 회로로서는 64×8비트 스테이틱 메모리인 버퍼 메모리가 있어 64바이트 데이터 블럭의 동기는 상기 버퍼메모리 직접회로(Rockwell 사 제품 8040)에 의해 간단하게 해결할 수 있었다. 그러나 1프레임의 전송 데이터의 용량이 커짐에 따라 다수의 상기 버퍼 메모리를 조합하고 이들 버퍼 메모리를 제어할 수 있는 주변회로를 따로 설계하여야하는 어려움이 있게되며 또한 이로인한 키이 보오드상의 면적이 증대하는 등 불편한 점이 많았다.

따라서 본 발명의 목적은 일정한 거리를 두고있는 시스템들간의 데이터 송, 수신에 있어 임의의 메모리 용량을 갖는 1개의 메모리를 사용하여 타 시스템에서 송신되 들어오는 데이터 블럭을 자체 시스템의 데이터블럭과 동기를 달성하는 회로를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 데이터 블럭 동기회로의 블럭도로서 자체시스템의 클럭원에서 발생되는 클럭펄스를 입력하여 분주함으로써 자체 시스템의 어드레스으와 본 발명회로에 필요한 클럭을 발생하는 카운터로 구성된 자체클럭 및 어드레스 발생회로(10)와, 수신프레임 동기 블럭에 의해 수신클럭원을 입력하여 본 발명에 필요한 클럭과 프레임동기신호를 발생하는 카운터 및 게이트로 구성된 수신클럭 발생회로(12)와, 자체시스템의 데이터 구분 클럭과 수신된 데이터 구분 클럭이 동기 상태인가 비동기 상태인가를 비교 판단하는 비교회로(14)와, 상기 비교회로의 출력과 수신클럭 발생회로(12) 및 자체클럭 및 어드레스 발생회로(10)의 클럭펄스를 입력하여 수신된 데이터의 어드레스의 위치를 초기화하여 자체시스템의 데이터와 동기를 이루게 하는 수신어드레스 발생회로(16)와 상기 자체클럭 및 어드레스 발생회로(10)에서 출력하는 클럭 펄스를 선택제어 신호로 하고 자체 어드레스 또는 수신 어드레스를 선택 출력하는 멀티플랙서(18)와, 상기 멀티플랙서(18)에서 출력하는 어드레스의 지정에 따라 수신데이터가 리드(Read) 또는 라이트(Write) 제어신호에 따라 서입 또는 독출되는 메모리(20)와, 비교회로(14) 및 자체클럭 및 어드레스 발생회로(10)에서 출력하는 비교신호 및 클럭을 입력하여 수신 데이터를 메모리(20)로 입력하며 메모리(20)에서 독출된 데이터를 자체시스템의 데이터 블럭과 동기시켜 출력하는 입출력회로(22)로 구성된다.

지금 자체 시스템의 프레임 동기 신호 발생후 즉 데이터의 시작점에서 데이터의 전송속도와 동일한 자체시스템의 자체 클럭원이 입력단자(24)를 통해 자체클럭 및 어드레스 발생회로(10)에 입력하면 상기 자체클럭원을 카운터에 의해 분주하여 제1도의 데이터블럭의 1블럭 예를 들면 1바이트(8비트)의 주기를 갖는 데이터 구분 클럭(상기 자체 클럭원의 1/8 분주된 클럭)과 이 클럭의 1/2분주된 클럭(상기 자체클럭원의 1/4분주된 클럭)을 도선(32) 및 (30)으로 출력함과 동시에 상기 데이터 구분 클럭을 통상의 카운터에 입력하여 자체 어드레스를 발생하고 자체어드레스 버스(28)로 출력을 한다.

한편 수신 클럭 발생회로(12)는 수신 신호에 감지된 프레임동기블럭(SYN)에 의해 상기 데이터 전송속도와 같은 클럭을 발생하여 입력단자(26)를 통해 입력하는 수신 클럭원을 통상의 카운터를 사용하여 상기 클럭의 8비트를 1주기로 하는 수신 데이터 구분 클럭을 발생하고 또한 상기 카운터에 의해 분주된 클럭을 게이트에 입력시켜 프레임 동기신호를 각각 도선(34)와 (36)으로 출력한다. 따라서 비교 회로(14)는 도선(32)와 (34)로 입력하는 자체 데이터 구분 클럭과 수신 데이터 구분 클럭을 입력하여 상기 양 클럭이 동기상태인가 비동기상태인가를 비교 판단하고 이에 대응하는 논리상태를 도선(38)을 통해 출력한다. 또한 수신 어드레스 발생회로(16)는 도선(36) 및 (32)를 통해 입력하는 수신 데이터 구분 클럭과 자체 데이터 구분 클럭을 입력하는 한편 상기 비교회로(14)의 동기 상태 또는 비동기상택를 판단한 논리 상태를 입력하여 수신 데이터의 초기 어드레스 및 어드레스의 위치를 설정하여 초기화된 수신 어드레스를 수신 어드레스 버스(40)를 통해 출력한다. 따라서 덜티플랙서(18)는 도선(32)을 통해 입력하는 자체 데이터 구분 클럭을 선택제어 신호로 하여 상기 자체 데이터 구분 클럭의 반주기마다 자체 어드레스 버스(28) 및 수신 어드레스 버스(40)로 입력하는 자체어드레스 및 수신 어드레스를 어드레스버스(41)을 통해 출력한다.

따라서 어드레스버스(41)에 나타나는 어드레스는 수신 어드레스와 자체 어드레스가 반복적으로 나타나며 그 타이밍은 상술한 수신 어드레스 또는 자체 어드레스 타이밍의 1/2로 압축된 시간 간격으로 나타나게 된다.

한편 수신데이터는 수신데이터버스(48)을 통해 입출력회로(22)호 입력하게 되며 도선(32)을 통해 입력하는 자체 데이터 구분 클럭과 도선(30)을 통해 입력하는 상기 자체 데이터 구분 클럭의 2배의 주기를 갖는 크럭 및 상술한 비교회로(14)의 출력의 제어하에 상기 수신데이터를 데이터버스(40)를 통해 메모리(20)에 입력하고 어드레스버스(41)에 의한 지정 어드레스에 의해 입력단자(46)으로 입력하는 라이트신호로 상기 수신데이터가 판독되고 또한 상기 도선(30)(32)(38)에 의한 제어신호에 의해 입력단자(44)로 입력하는 리드신호로 어드레스버스(41)의 어드레스 지정에 따른 메모리(20)에 기억된 데이터가 데이터 버스(42)를 통해 입출력회로(22)로 입력하고 자체 데이터의 어드레스 위치와 동기가 된 상태로 수신데이터가 정렬되게 타이밍이 조정된 후 데이터 출력 버스(50)로 수신데이터가 출력하게 된다.

따라서 타 시스템으로부터 전송되 들어오는 프레임동기 블럭(SYN)후에 나타나는 데이터 블럭들이 자체시스템의 동기 블럭후에 정렬하여 출력하게 된다.

이하 본 발명의 구체적 일 실시예를 첨부도면을 참조하여 상세히 설명한다.

제6도는 자체 시스템의 데이터가 타 시스템에서 전송되 입력하는 수신데이터가 동기가 맞지 않을때의 본 발명에 따른 각 부분의 출력 파형도를 나타낸 도면이다.

지금 제6도의 기준점(SP)는 자체 시스템의 데이터 블럭의 시작되는 시점을 나타낸 것으로 시스템의 데이터 전송속도와 같은 비트를 갖고 발생되는 제6(a)도의 자체 클럭원이 제2도의 입력 단자(24)로 입력하면 통상의 카운터로 구성된 자체 클럭 및 어드레스 발생회로(10)는 상기 자체클럭원을 분주하여 1/4 분주된 클럭과 1/8분주된 클럭 및 상기 1/8분주된 클럭을 다시 N진카운터를 사용하여 10진수로 0,1,2,3… 2^N-1의 어드레스를 제6(b)도-제6(d)도와 같이 각각 제1도의 도선(30) 및 (32)와 자체 어드레스 버스 (28)를 통해 출력하게 된다.

따라서 제6(c)도의 자체 데이터 구분 클럭은 제1도의 데이터 블럭을 구분해 주는 클럭으로 이 클럭의 1주기는 자체클럭원의 8비트에 대응하는 클럭이 도게되며 제6(d)도의 자체 어드레스는 자체 시스템의 데이터 블럭의 어드레스를 지정해 주기 위한 것으로서 기준점(SP)로 부터 10진수로 0번지, 1번지,…등으로 상기 자체 데이터 구분 클럭의 1주기마다 나타나게 된다.

한편 제2도의 입력단자(26)로 데이터 전송 속도와 같은 수신 클럭원이 입력하면 수신 클럭 발생회로(12)는 상기 수신 클럭원을 통상의 카운터에 의해 분주하여 데이터 블럭을 구분하기 위한 1/8분주된 수신데이터구분 클럭을 제6(f)도와 같이 제2도의 도선(34)로 출력하며 또한 상기 수신클럭원을 16분주, 32분주, 64분주, 128분주, 256분주, 512분주, 1024분주한 클럭을 낸드게이트에 입력시켜 제6(e)도와 같은 수신 프레임동기신호를 제2도의 도선(36)으로 출력하는데 이는 제1도의 데이터 블럭 전단의 프레임 동기 블럭(SYN)를 분리한 수신데이터의 프레임 구분 신호이다. 따라서 제6(e)도의 수신 프레임 동기신호가 "0"에서 "1"로 될때부터 수신데이터의 블럭이 상기 수신데이터 구분 클럭의 1주기마다 연속적으로 수신되게 되므로 제6(g)와 같이 "0"번지 "1"번저, "2"…의 수신 데이터가 나타나게 되며 이 수신데이터는 제2도의 수신데이터 버스(48)릍 통해 입출력회로(22)로 입력한다.

따라서 제6(d)도 및 제6(g)도에서 알 수 있는 바와 같이 자체 시스템의 데이터의 위치를 지정해주는 어드레스와 수신데이터가 동기가 맞지 않은 상태임을 알수 있다.

제6(c)도 및 제6(f)도의 자체 데이터 구분클럭과 수신데이터 구분클럭이 도선(32) 및 (34)를 통해 비교회로(14)로 입력하게 된다.

제3도는 제2도의 비교회로(14)의 일실시예의 구체회로도로서 도선(32) 및 (34)를 통해 제6(c)도 및 제6(f)도의 자체 데이터 구분클럭과 수신데이터 구분 클럭이 배타적 논리합(Esclusiveor) 게이트(52)로 입력하면 그 출력은 제6(h)도와 같이 되며 단 안정멀티바이브레이터(54)로 입력하게 된다. 단안정멀티바이브레이터(54)의 동작 타이밍을 자체 데이터 구분클럭 또는 수신데이터 구분 클럭의 반주기의 시간보다 길게 설정하여 놓으면 상기 단안정 멀티 바이브레이터(54)의 반전 출력단자(Q)로 출력하는 파형은 제6(i)도와 같이 "0"상태로 출력하게 되며 따라서 앤드게이트(56)의 출력 또한 "0"상태로 출력하여 비교회로 (14)의 출력은 "0"상태가 된다.

제4도는 제2도의 수신 어드레스 발생회로(16)의 본 발명의 실시예에 따른 구체회로도 이다. 도선(32)을 통해 제6(c)도의 자체 데이터 구분 클럭과 도선(36)을 통해 제6(e)도의 수신프레임동기 신호가 입력하면 상기 자체데이터구분 클럭은 인버어터(57)에 의해 반전되어 플립플롭(58)및 카운터(64)의 클럭 입력단자(CK)로 입력한다. 따라서 플립플럽(58)은 상기 수신 프레임동기 신호인 제6(e)도를 입력으로 하는 D형플립플롭이므로 제6(j)도와 같은 파형이 상기 플립플롭(58)의 출력단자(Q)로 출력한다. 한편 도선(38)로는 상술한 비교회로(14)의 출력신호인 제6(i)도의 "0"상태가 입력하여 멀티플랙서(60)의 선택제어 단자(SL)로 입력하는데 이 멀티 플랙서(60)는 선택제어단자(SL)로 입력하는데 이 멀티 플랙서(60)는 선택제어단자(SL)에 입력하는 신호가 "0"일때는 입력단자(I₀)로 입력하는 신호를 출력하고 "1"일때는 입력단자(I₁)으로 입력하는 신호를 출력한다.

따라서 상기 멀티플랙서(60)은 도선(38)으로 입력하는 신호가 "0"이므로 상술한 플립플롭(58)의 출력파형을 그대로 출력하고 또다른 플립플롭(62)의 입력단자(D)로 입력한다.

상기 플립플롭(62)은 제6(c)도의 자체데이터 구분 클럭을 클럭 입력으로 하여 제6(k)도와 같은 파형을 출력하게 되며 제6(k)도의 파형은 동기식 카운터(64)의 로드신호로 입력하며 자체 데이터 구분 클럭의 반전된 클럭이 클럭럴스 입력단자(CK)로 입력하여 제6(k)도의 화살표(T)에서 출력하는 상기 카운터(64)의 출력이 10진수로 2^N-1 가 출력하여 상기 화살표(T)에서 초기화가 된다. 예를들어 제1도의 각 블럭이 N비트라 하면 표현가능한 데이터의 블럭수는 2^N개가 되며 어드레스의 번지수도 0번지, 1번지,…2^N-1번지의 2^N개의 번지수로 지정이 가능하게 된다. 따라서 제4도의 동기식 카운터(64)는 로드신호가 "0"일때 클럭펄스입력 단자(CK)로 입력하는 클럭펄스가 "0"에서 "1"로 될때 초기화 되며 이때 출력하는 병렬출력이 마지막번지인 2^N-1번지(2진수로 1111…11)가 출력하며 2다음 "0"번지(2진수로 000…00)가 순차적으로 출력하여 제6(l)도와 같이 수신 어드레스 버스(40)로 출력한다. 따라서 수신 어드레스 발생회로(16)의 출력인 제6(l)도의 수신 어드레스는 제6(d)도의 자체 어드레스와 동기상태에 있게 된다.

따라서 수신 어드레스 버스(40)과 자체어드레스 버스(28)로 출력하는 제6(l)도의 수신어드레스와 제6(d)도의 자체어드레스는 제2도의 멀티플랙서(18)로 입력하고 도선(32)으로 입력하는 제6(c)도의 자체데이터 구분 클럭을 선택제어 신호로 하여 도선(32)로 자체 데이터 구분 클럭이 "0"일때는 수신 어드레스버스(40)의 수신 어드레스를 "1"일때는 자체어드레스버스(28)의 자체 어드레스를 상기 멀티 플랙서(18)의 출력인 어드레스버스(41)로 출력한다. 따라서 상기 어드레스버스(41)상에는 제6(m)도의 어드레스가 출력하여 메모리(20)의 어드레스 입력단자로 입력하게 된다.

제5도는 제2도의 메모리(20)와 입출력회로(22)의 본 발명에 따른 일실시예를 나타낸 구체회로도이다.

도선(38)에는 비교회로(14)의 출력신호인"0"상태이므로 낸드게이트(70)의 출력은 "1"상태로 출력하며 오아게이트(72)의 출력은 도선(32)의 신호가 그대로 출력하게 된다.

따라서 버퍼(76)의 인에이블단자(

)에는 낸드게이트(70)의 출력인 "1"상태가 입력하므로 상기 버퍼(76)은 작동을 하지 않게 되며 제1래치회로(78)의 인에이블단자(EN)에는 오아게이트(72)의 출력인 도선(32)상의 신호 즉 제6(c)도의 자체데이터 구분 클럭이 입력하여 상기 자체데이터 구분 클럭이 "0"상태가 될때마다 상기 제1래치회로(78)는 클럭펄스입력단자(CK)로 입력하는 도선(32)상의 자체데이터 구분 클럭을 인버어터(86)으로 발전한 클럭의 "0"에서 "1"로 될때 수신 데이터 버스(48)로 입력하는 수신데이터를 출력단자(D₀)로 래치하여 출력한다. 따라서 자체 데이터와 수신데이터가 비동기상태일때는 비교회로(14)의 출력이 항상 "0"상태이므로 버퍼(76)는 오프상태로 되고 제1래치회로(78)는 제6(c)도의 자체 데이터 구분클럭이 "0"상태 일때 상기 자체 데이터 구분 클럭이 "1"에서 "0"로 되는 에지에서 수신데이터버스(48)상의 수신데이터인 제6(g)도의 데이터를 출력단자(D₀)에 래치 출력하며 제6(c)도의 자체 데이터 구분 클럭이 "1"상태일때는 상기 제1래치회로(78)의 인에이블단자(

)로 "1"상태가 입력하여 상기 제1래치회로(78)의 출력을 "0"상태(disable)로 한다. 그러나 이때 즉 상기 제1래치회로(78)가 출력을 "0"상태로 할때(disable시)는 후술하는 바와같이 메모리(20)에서 데이터를 독출하는 시간이 되게되며 상기 제1래치회로(78)이 인에이블시에는 메모리(20)에서 데이터를 서입하는 시간이 되게 된다.

따라서 제1래치회로(78)의 출력은 제6도의 화살표를 한 바와 같이 제6(g)도의 수신데이터가 제6(q)도와 같이 래치 출력하게 된다.

한편 메모리(20)의 입력단자(46)와 (44)에는 각각 제6(n)도 및 제6(0)도와 같은 라이트 및 리드신호가 입력하여 어드레스 입력단자 A_N에 입력하는 어드레스에 따라 데이터 입출력단자(N_N)으로 입출력하는 데이터를 메모리에 서입 또는 독출을 한다.

또한 앤드게이트(74)에는 제6(c)도 및 제6(b)도의 클럭펄스가 입력하여 제6(p)도의 클럭이 출력하며 이 클럭은 제5도의 제2래치회로(80)의 클럭펄스 입력단자(CK)로 입력한다.

지금 제6(k)도의 기준점(T)부터 메모리(20)에 데이터가 판독, 독출되는 과정과 제5도의 출력 데이터버스(50)로 출력하는 수신데이터가 자체 데이터와 동기되어 같은 타이밍으로 동일 어드레스로 출력함으로 상세히 설명한다.

상술한 바와 같이 기준점(T)후 제6(c)도의 자체 데이터 클럭이 "0"일때 제6(g)도의 "0"번지 수신데이터가 제6(q)도와 같이 제1래치회로(78)의 출력단자에 래치되었음을 이미 설명하였다. 이때 상기 제1래치회로(78)의 출력 데이터인 "0"번지 수신데이터는 데이터 입출력 버스(42)를 통해 메모리(20)의 데이터 입출력단자(D

)으로 입력한다. 이때 메모리 입력단자(44)로 제6(o)와 같이 리드 제어신호가 "0"일때 상기 "0"번지의 수신데이터는 상기 메모리의 어드레스버스(41)상의 어드레스 지정 즉 제6(m)도의 어드레스인 2^N-1번지에 기억된다. 이렇게 하여 "1"번지 수신데이터는 상기메모리(20)의 "0"번지, "2"번지의 수신데이터는 "1"번지와 같이 상기 메모리(20)에 기억된다.(제6(q)도 및 제6(m)도의 화살표 표시)

지금 제6(c)도의 자체 데이터 구분 클럭이 "1"상태가 되어 제1래치회로(78)가 "0"상태의 출력 즉 인에이블이 안됐을시에는 메모리(20)의 입력단자(46)로 라이트 제어신호가 제6(n)도와 같이 입력하여 상기 라이트 제어신호가 "0"상태일때 상기 메모리(20)에 기억된 수신데이터가 어드레스버스(41)상의 어드레스지정에 의해 독출되는데 기준점(T)후의 상기 어드레스 버스(41)상의 어드레스 지정은 제6(m)도에서 알 수 있는 바와같이 자체 어드레스인 "2"번지가 된다. 그런데 상술한 바와같이 수신데이터가 메모리(20)에 기억될때 어드레스 지정관계는 2번지의 수신데이터는 메모리의 1번지와 같이 1번지의 차이를 두고 기억된 상태이므로 어드레스버스(41)상의 어드레스가 2번지이면 수신데이터는 3번지의 수신데이터가 제6(q)도에 나타낸 바와같이 메모리(20)의 데이터 입출력단자(D

)으로 출력하여 입출력데어터 버스(42)를 통해 제2래치회로(80)의 입력단자(D₁)로 입력하게 된다. 따라서 제2래치회로(80)는 앤드게이트(74)의 출력파형인 제6(p)도의 클럭에 의해 이 클럭의 업에지에서 래치되어 출력단자(D₀)로 출력하므로 제6(r)도와 같이 3번지의 수신데이터가 출력하게 되며 이 수신데어터는 제3래치회로(82)에 입력하여 제6(c)도의 자체데이터 구분 클럭의 반전된 클럭의 클럭펄스에 의해 이 펄스의 업에지 즉 제6(c)도의 자체 데이터 구분 클럭의 다운에지에서 래치되어 상기 3번지 수신데이터는 제6(s)도와 같이 출력 데이터 버스(50)로 출력하게 되는데 이때 3번지의 수신 데이터는 제6(d)도의 자체어드레스인 3번지와 타이밍이 일치하고 동시에 동기도 된 상태로 출력하게 된다.

따라서 제6(d)도와 제6(s)도에서 알 수 있는 바와 같이 자체 어드레스의 지정된 번지에 수신 데이터의 번지 즉 수신 데이터 블럭이 정열되어 타이밍이 맞고 동기도 이루어진 상태로 수신 데이터가 블럭이 정열되어 타이밍이 맞고 동기도 이루어진 상태로 수신데이터가 출력하게 된다.

상술한 바와 같이 제6도의 파형도는 제6(c)도의 자체 데이터 구분 클럭과 제6(f)도의 수신 데이터 구분 클럭의 반전된 클럭이 동기가 맞지 않았을때 즉 자체시스템의 프레임동기 블럭(SYM)후에 나타나는 데이터 블럭과 타 시스템에서 전송되는 데이터 블럭의 비동기 상태에 관한 본 발명의 작동 설명 파형도이지만 제7도의 파형도는 자체 시스템의 데이터 블럭과 수신데이터 블럭이 동기가 이루어진 상태의 본 발명의 작동관계를 설명하는 파형도이다.

제7도에서 알 수 있는 바와 같이 제7(d)도에 나타내는 자체 어드레스 블럭과 제 7(g)도의 수신 데이터블럭이 동기가 이루어진 상태임을 알 수 있다. 제7(a)의 파형은 제6(a)도-제6(g)도의 파형 출력 설명과 동일하다.

제7(c)도 및 제7(f)도와 같은 파형이 각각 도선(32) 및 (34)를 통해 제3도의 배타적논리합게이트(52)로 입력하면 그 출력은 제7(i)도와 같이 "1"상태의 출력이 되며 이 출력 상태가 단안정 멀티 바이브레이터(54)에 입력하여 반전출력단자(

)로"1"상태가 출력하므로 앤드게이트(56)의 출력또한 "1"상태의 출력이 나타나게 된다. 따라서 비교회로(14)는 자체 데이터 블럭과 수신데이터 블럭이 동기상태일때는 도선(38)을 통해 "1"상태로 출력하게 된다. 이"1"상태는 도선(38)을 통해 제4도의 수신 어드레스 발생회로의 멀티 플랙서(60)의 선택제어 단자(SL)로 입력하여 상술한 바와 같이 도선(36)을 통해 입력하는 신호를 출력하게 되는데 이 출력신호는 전술한 바와같이 제7(e)도인 프레임 동기 신호이다. 따라서 플립플롭(62)는 제7(c)도의 자체데이터 구분클럭에 의해 제7(k)도와 같이 출력하여 상술한 바와같이 화살표(T)에서 10진수로 2^N-1번지로 초기화하여 이후 "0"번지, "1"번지…등의 수신 어드레스를 수신 어드레스버스(40)로 출력한다. 따라서 제2도의 멀티플랙서(18)은 도선(32)상의 클럭인 제7(c)도의 클렉에 의해 선택제어를 함으로써 제6도에서 설명한 바와 같이 제7(m)도의 어드레스를 어드레스 버스(41)로 출력한다.

따라서 제5도의 입출력회로(22)에는 비교회로(14)의 출력인 "1"상태가 도선(38)상을 타고 낸드게이트(70)으로 입력하며 또한 제7(c)도의 자체데이터 구분 클럭의 반전된 클럭이 입력하므롯 아기 낸드게이트(70)의 출력은 제7(c)도의 자체데이터 구분 클럭이 출력하게 되며 오아게이트(72)는 상기 도선(38)상의 "1"상태가 입력하므로"1"상태가 출력하게 된다. 따라서 제1래치회로(78)의 인에이블단자(

)는 "1"상태가 입력하므로 상기 제1래치 회로는 오프상태로 된다. 또한 버퍼(76)의 인에이블단자(

)에는 낸드게이트(70)의 출력이 입력하므로 제7(c)도의 자체 데이터 구분 클럭이 입력하여 이 클럭이 "0"상태일때 수신데이터 버스(48)로 입력하는 수신데이터를 출력하고 "1"상태일때는 출력하지 않는다.

따라서 상술한 바와 같이 블럭 동기일때는 버퍼(76)이 작동을 하고 블럭 비동기일때는 제6도에서 설명한 바와 같이 제1래치회로(78)가 작동을 하게 된다.

이하 수신데이터가 메모리(20)에 판독되고 독출되는 작동은 제6도에서 설명한 것과 동일한 방법으로 작동을 하게 되며 제7(a)-(s)또는 제6(a)-(s)도와 서로 대응되는 도면이다. 따라서 블럭동기시에도 수신데이터가 자체 어드레스 지정번지에 위치하여 타이밍과 동기가 이루어짐을 제7(d)도 및 제7(s)도에서 알 수 있게 된다.

상술한 바와 같이 본 발명에 따른 데이터 동기회로 회사의 구내 또는 소정의 지역내의 데이터 통신을 위한 LAN 또는 사설 교환기 사이의 데이터의 블럭동기 및 자체 시스템의 데이터 블럭에 수신데이터 블럭을 정렬하고 타이밍 및 어드레스를 일치시켜 송신할 수 있을 뿐만 아니라 메모리의 용량에 관게없이 항상 수신데이터를 기억 또는 판독시킬 수 있어 수신데이터 블럭을 자체 시스템의 데이터와 동기시키는데 불편함 없이 사용될 수 있는 이점이 있게 된다.

Claims (3)

1. 시분할 다중 통신 시스템의 데이터 블럭 동기회로에 있어서, 데이터 전송속도와같은 비트수를 갖는 자체클럭원을 분주하여 자체 데이터 구분 클럭과 제어용클럭 및 자체 어드레스를 발생하는 자체클럭 및 어드레스 발생회로(10)와, 수신클럭원을 입력하여 수신데이터 구분클럭과 프레임동기 신호를 발생하는 수신클럭 발생회로(12)와, 상기 자체 데이터 구분클럭과 수신데이터 구분 클럭을 입력하여 자체 데이터 블럭과 수신데이터 블럭이 동기상태인가 빙동기상태인가를 비교 판단하여 상반된 논리상태를 출력하는 비교회로(14)와, 상기 자체 데이터 구분 클럭과 상기 프레임동기 신호 및 비교 회로(14)의 출력을 입력하여 자체 데이터블럭과 동기된 수신 어드레스를 발생하는 수신 어드레스 발생회로(16)와, 상기 자체 데이터 구분 클럭을 선택제어 신호로 하여 자체 어드레스 또는 수신 어드레스를 순차로 출력하는 멀티플랙서(18)와, 상기 자체 데이터 구분 클럭과 제어클럭 및 비교회로의 출력을 입력하여 수신데이터를 메모리로 출력하고 메모리에서 독출된 수신데이터를 출력데이터 버스로 자체데이터 블럭과 동기 및 어드레스위치를 일치시켜 출력하는 입출력회로(22)와, 상기 수신데이터를 상기 멀티플랙서(18)에서 출력하는 어드레스에 다라 판독하고 독출하는 메모리(20)로 구성됨을 특징으로 하는 데이터 블럭 동기회로.
2. 제1항에 있어서 입출력회로(22)가 수신데이터 블럭이 자체 데이터 블럭과 동기 또는 비동기 상태인가에 따라 수신데이터의 입력을 제어하는 게이트회로(70)(72)(74)와, 상기 동기 또는 비동기 상태에 따라 수신 데이터를 입력 또는 래치하는 버퍼(76)와 제1래치회로(78)및 메모리(20)에서 독출된 데이터를 자체 데이터 블럭과 어드레스 타이밍 및 동기를 시키는 제2래치회로(80) 및 제3래치회로(82)로 구성됨을 특징으로 하는 회로.
3. 제1항에 있어서 수신 어드레스 발생회로(16)가 자체 데이터 구분 클럭 및 수신 플레임 동기신호를 입력하여 자체 데이터 구분클럭에 상기 수신 프레임동기 신호를 동기시키는 플립플롭(58)과 비교회로(14)의 출력신호의 선택제어에 의해 상기 동기된 수신 프레임 동기신호를 선택 출력하는 멀티플랙서(60)와 상기 동기된 수신프레임동기신호를 다시 자체 데이터 구분클럭에 동기시키는 플립플롭(62)와, 상기 동기된 수신 프레임 동기신호를 로드신호로 입력하여 초기화된 수신 어드레스를 출력하는 카운터(64)로 구성됨을 특징으로 하는 회로.

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