JP2968308B2 - 標準インターフェース用回線アダプタ - Google Patents
標準インターフェース用回線アダプタInfo
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Description
【発明の詳細な説明】 ［概要］ ディジタル伝送路からの入力信号を処理する交換機に
おいて標準インターフェースとディジタル伝送路との間
に接地される標準インターフェース用回線アダプタに関
し、 所定の回線速度のディジタル伝送路からの入力信号を
当該標準インターフェースに収容可能とする標準インタ
ーフェース用回線アダプタを提供することを目的とし、 CCITT勧告で規定され、所定の回線速度を有する回線を
収容する標準インターフェースを備える交換機におい
て、ディジタル伝送路から入力される所定回線速度のデ
ータを格納するメモリと、基本クロックから各種の回線
速度用のクロックを生成するクロック生成回路と、クロ
ック生成回路の出力のうち当該標準インターフェースに
接続される回線の回線速度に対応するクロックを選択す
る速度選択回路と、速度選択回路が選択したクロックに
よってメモリから読み出されたデータと選択されたクロ
ックとを当該標準インターフェースに電気信号レベルを
変換して出力する電気信号レベル変換回路とを備えて構
成する。
おいて標準インターフェースとディジタル伝送路との間
に接地される標準インターフェース用回線アダプタに関
し、 所定の回線速度のディジタル伝送路からの入力信号を
当該標準インターフェースに収容可能とする標準インタ
ーフェース用回線アダプタを提供することを目的とし、 CCITT勧告で規定され、所定の回線速度を有する回線を
収容する標準インターフェースを備える交換機におい
て、ディジタル伝送路から入力される所定回線速度のデ
ータを格納するメモリと、基本クロックから各種の回線
速度用のクロックを生成するクロック生成回路と、クロ
ック生成回路の出力のうち当該標準インターフェースに
接続される回線の回線速度に対応するクロックを選択す
る速度選択回路と、速度選択回路が選択したクロックに
よってメモリから読み出されたデータと選択されたクロ
ックとを当該標準インターフェースに電気信号レベルを
変換して出力する電気信号レベル変換回路とを備えて構
成する。
本発明は、ディジタル伝送路から入力される所定の回
線速度を有する信号を処理する交換機において、通常備
えられる標準インターフェースとディジタル伝送路との
間に設置される標準インターフェース用回線アダプタに
関する。
線速度を有する信号を処理する交換機において、通常備
えられる標準インターフェースとディジタル伝送路との
間に設置される標準インターフェース用回線アダプタに
関する。
第６図は、ディジタル伝送路を収容した従来技術での
交換機の構成例を示した概略図である。
交換機の構成例を示した概略図である。
図において、CPUのバスに接続された特殊インターフ
ェース61、V11インターフェース62およびV28インターフ
ェース63に、それぞれディジタル伝送路64、モデム65お
よびモデム66が接続されている。
ェース61、V11インターフェース62およびV28インターフ
ェース63に、それぞれディジタル伝送路64、モデム65お
よびモデム66が接続されている。
ここで、交換機がディジタル伝送路64から回線速度1.
544Mbpsのデータ信号を受信する場合、従来は図に示す
ように、交換機にディジタル伝送路64に対応する電気信
号レベル及び回線速度を固定的に設定した特殊インター
フェース61を設け、ハード／ソフト的に対応する処理を
行っていた。このことは、他の標準インターフェース
（CCITT勧告:V11、V28等）との互換性がなく、ディジタ
ル伝送路64の回線速度などに応じて特殊インターフェー
ス61を個別に設計製作し、交換機に収容する必要があ
る。
544Mbpsのデータ信号を受信する場合、従来は図に示す
ように、交換機にディジタル伝送路64に対応する電気信
号レベル及び回線速度を固定的に設定した特殊インター
フェース61を設け、ハード／ソフト的に対応する処理を
行っていた。このことは、他の標準インターフェース
（CCITT勧告:V11、V28等）との互換性がなく、ディジタ
ル伝送路64の回線速度などに応じて特殊インターフェー
ス61を個別に設計製作し、交換機に収容する必要があ
る。
ところで、上述の従来の構成では、特殊インターフェ
ースを個別に設計製作する必要上、開発量／工数が膨大
なものとなり、また、それを搭載する位置が物理的に固
定されることから将来における拡張性がなかった。
ースを個別に設計製作する必要上、開発量／工数が膨大
なものとなり、また、それを搭載する位置が物理的に固
定されることから将来における拡張性がなかった。
本発明は、所定の回線速度のディジタル伝送路を収容
する交換機において、そのディジタル伝送路からの入力
信号に対して、交換機の標準インターフェースに収容可
能とする標準インターフェース用回線アダプタを提供す
ることを目的とする。
する交換機において、そのディジタル伝送路からの入力
信号に対して、交換機の標準インターフェースに収容可
能とする標準インターフェース用回線アダプタを提供す
ることを目的とする。
［課題を解決するための手段］ 第１図は、本発明の原理ブロック図である。
請求項１に記載の標準インターフェース用回線アダプ
タは、第１図に示すように、CCITT勧告で規定され、所
定の回線速度を有する回線を収容する標準インターフェ
ース12,13,14・・を備える交換機において、所定の回線
速度のディジタル伝送路15からの入力信号を当該標準イ
ンターフェース12に収容可能とする標準インターフェー
ス用回線アダプタ11であって、基本クロックから各種の
回線速度用のクロックを生成するクロック生成回路８
と、前記ディジタル伝送路15から入力される所定回線速
度のデータを格納するメモリ９と、前記クロック生成回
路８の出力のうち当該標準インターフェース12に接続さ
れる回線の回線速度に対応するクロックを選択する速度
選択回路10と、前記速度選択回路10が選択したクロック
CLKによって前記メモリ９から読み出されたデータDATと
前記選択されたクロックCLKとを当該標準インターフェ
ース12に電気信号レベルを変換して出力する電気信号レ
ベル変換回路19とを備えることを特徴とする。
タは、第１図に示すように、CCITT勧告で規定され、所
定の回線速度を有する回線を収容する標準インターフェ
ース12,13,14・・を備える交換機において、所定の回線
速度のディジタル伝送路15からの入力信号を当該標準イ
ンターフェース12に収容可能とする標準インターフェー
ス用回線アダプタ11であって、基本クロックから各種の
回線速度用のクロックを生成するクロック生成回路８
と、前記ディジタル伝送路15から入力される所定回線速
度のデータを格納するメモリ９と、前記クロック生成回
路８の出力のうち当該標準インターフェース12に接続さ
れる回線の回線速度に対応するクロックを選択する速度
選択回路10と、前記速度選択回路10が選択したクロック
CLKによって前記メモリ９から読み出されたデータDATと
前記選択されたクロックCLKとを当該標準インターフェ
ース12に電気信号レベルを変換して出力する電気信号レ
ベル変換回路19とを備えることを特徴とする。
請求項２に記載の標準インターフェース用回線アダプ
タは、請求項１に記載の標準インターフェース用回線ア
ダプタにおいて、前記メモリ９は、並列に配置される第
１及び第２のメモリからなることを特徴とする。
タは、請求項１に記載の標準インターフェース用回線ア
ダプタにおいて、前記メモリ９は、並列に配置される第
１及び第２のメモリからなることを特徴とする。
［作用］ 請求項１に記載の発明では、第１図において、交換機
は、複数の標準インターフェース12,13,14・・を備える
が、例えば標準インターフェース12,13は、それぞれV11
インターフェイスであり、標準インターフェース14は、
V28インターフェースである。
は、複数の標準インターフェース12,13,14・・を備える
が、例えば標準インターフェース12,13は、それぞれV11
インターフェイスであり、標準インターフェース14は、
V28インターフェースである。
図示例では、標準インターフェース13,14が、モデム1
6,17を介して公衆網等の伝送路を収容し、標準インター
フェース12が、本発明の標準インターフェース用回線ア
ダプタ11を介してディジタル伝送路15を収容する。ここ
に、交換機側では、標準インターフェース11に接続され
る回線の回線速度が予め定められている。
6,17を介して公衆網等の伝送路を収容し、標準インター
フェース12が、本発明の標準インターフェース用回線ア
ダプタ11を介してディジタル伝送路15を収容する。ここ
に、交換機側では、標準インターフェース11に接続され
る回線の回線速度が予め定められている。
本発明の標準インターフェース用回線アダプタ11で
は、クロック生成回路８が、予め、基本クロックから各
種の回線速度用のクロックを生成している。速度選択回
路10は、このクロック生成回路８が生成する各種の回線
速度用のクロックのうちの１つを、交換機側からの指示
に従い、標準インターフェース12に接続される回線の回
線速度のクロックとして選択する。この選択されたクロ
ックCLKは、電気信号レベル変換回路19により電気信号
レベルが変換されて標準インターフェース12に与えられ
るとともに、メモリ９に読み出しクロックとして与えら
れる。
は、クロック生成回路８が、予め、基本クロックから各
種の回線速度用のクロックを生成している。速度選択回
路10は、このクロック生成回路８が生成する各種の回線
速度用のクロックのうちの１つを、交換機側からの指示
に従い、標準インターフェース12に接続される回線の回
線速度のクロックとして選択する。この選択されたクロ
ックCLKは、電気信号レベル変換回路19により電気信号
レベルが変換されて標準インターフェース12に与えられ
るとともに、メモリ９に読み出しクロックとして与えら
れる。
ディジタル伝送路15から入力される所定回線速度のデ
ータは、一旦メモリ９に格納される。そして、メモリ９
から上記選択されたクロックCLKによって読み出された
データDATは、電気信号レベル変換回路19により電気信
号レベルが変換されて標準インターフェース12に与えら
れる。
ータは、一旦メモリ９に格納される。そして、メモリ９
から上記選択されたクロックCLKによって読み出された
データDATは、電気信号レベル変換回路19により電気信
号レベルが変換されて標準インターフェース12に与えら
れる。
つまり、ディジタル伝送路15から入力するデータは任
意速度であるが、本発明では、その任意速度のデータを
一旦メモリ９に格納し、それを交換機側の速度に変換し
て取り込むようにしてある。したがって、ディジタル伝
送路15のデータと交換機側のクロックとが非同期であっ
ても、標準インターフェース用回線アダプタ11を介して
ディジタル伝送路15と標準インターフェース12との接続
が可能となる。
意速度であるが、本発明では、その任意速度のデータを
一旦メモリ９に格納し、それを交換機側の速度に変換し
て取り込むようにしてある。したがって、ディジタル伝
送路15のデータと交換機側のクロックとが非同期であっ
ても、標準インターフェース用回線アダプタ11を介して
ディジタル伝送路15と標準インターフェース12との接続
が可能となる。
次に、請求項２に記載の発明では、ディジタル伝送路
15から入力される所定回線速度のデータは、並列に配置
される第１及び第２の２つのメモり（９）にフレーム単
位で交互に格納される。そして、２つのメモリ（９）か
らデータが上記選択されたクロックCLKによって交互に
読み出され、それぞれ、電気信号レベル変換回路19によ
り電気信号レベルが変換されて標準インターフェース12
に与えられる。
15から入力される所定回線速度のデータは、並列に配置
される第１及び第２の２つのメモり（９）にフレーム単
位で交互に格納される。そして、２つのメモリ（９）か
らデータが上記選択されたクロックCLKによって交互に
読み出され、それぞれ、電気信号レベル変換回路19によ
り電気信号レベルが変換されて標準インターフェース12
に与えられる。
このように、ディジタル伝送路15のデータと交換機側
のクロックは非同期であるが、２つのメモリ（９）から
交互に読み出せるので、非同期のクロックで読み出す際
に生ずるクロック誤差を吸収できる。
のクロックは非同期であるが、２つのメモリ（９）から
交互に読み出せるので、非同期のクロックで読み出す際
に生ずるクロック誤差を吸収できる。
以下、図面に基づいて本発明の実施例について詳細に
説明する。
説明する。
第２図は、本発明による標準インターフェース用回線
アダプタの一実施例構成を示すブロック図である。
アダプタの一実施例構成を示すブロック図である。
図において、入力データDINに対応するフレーム同期
信号ESWRおよびクロック信号CLKINは、WR（書き込みア
ドレスリセット）タイミング作成回路25に入力される。
また、クロック信号CLKINは、二面メモリを構成するメ
モリ回路240、241の書き込みクロック入力端子WCKに入
力される。入力データDINは、メモリ回路240、241のデ
ータ入力端子D1に入力される。WRタイミング作成回路25
は、各メモリ回路240、241の書き込みアドレスリセット
端子WRにそれぞれ書き込みアドレスリセット信号WR0、W
R1を出力し、また、RR（読み出しアドレスリセット）タ
イミング作成回路26に所定のタイミング信号を出力す
る。
信号ESWRおよびクロック信号CLKINは、WR（書き込みア
ドレスリセット）タイミング作成回路25に入力される。
また、クロック信号CLKINは、二面メモリを構成するメ
モリ回路240、241の書き込みクロック入力端子WCKに入
力される。入力データDINは、メモリ回路240、241のデ
ータ入力端子D1に入力される。WRタイミング作成回路25
は、各メモリ回路240、241の書き込みアドレスリセット
端子WRにそれぞれ書き込みアドレスリセット信号WR0、W
R1を出力し、また、RR（読み出しアドレスリセット）タ
イミング作成回路26に所定のタイミング信号を出力す
る。
発振器21が出力する基本クロック（6.144MHz）は分周
回路22に入力され、交換機側回線速度（64Kbps〜1.536M
bps）に対応する複数のクロックが生成される。分周回
路22の出力は、交換機側から送られて来る設定情報に応
じてその一つのクロックを選択する速度選択回路23を介
して、クロック信号CLKOUTとして送出されるとともに、
各メモリ回路240、241の読み出しクロック端子RCKに入
力される。RRタイミング作成回路26は、各メモリ回路24
0、241の読み出しアドレスリセット端子RRにそれぞれ読
み出しアドレスリセット信号RR0、RR1を出力し、また、
メモリ選択回路27にメモリ回路の面切り換え信号を出力
する。なお、RRタイミング作成回路26は発振器21の出力
を取り込み、面切り換えタイミングに同期をとる構成で
ある。
回路22に入力され、交換機側回線速度（64Kbps〜1.536M
bps）に対応する複数のクロックが生成される。分周回
路22の出力は、交換機側から送られて来る設定情報に応
じてその一つのクロックを選択する速度選択回路23を介
して、クロック信号CLKOUTとして送出されるとともに、
各メモリ回路240、241の読み出しクロック端子RCKに入
力される。RRタイミング作成回路26は、各メモリ回路24
0、241の読み出しアドレスリセット端子RRにそれぞれ読
み出しアドレスリセット信号RR0、RR1を出力し、また、
メモリ選択回路27にメモリ回路の面切り換え信号を出力
する。なお、RRタイミング作成回路26は発振器21の出力
を取り込み、面切り換えタイミングに同期をとる構成で
ある。
各メモリ回路240、241がそれぞれのデータ出力端子Do
から出力する出力データDO0、DO1は、メモリ選択回路27
を介して出力データDOUTとして送出される。
から出力する出力データDO0、DO1は、メモリ選択回路27
を介して出力データDOUTとして送出される。
以上の各部で構成される回線速度変換回路18が出力す
るクロック信号CLKOUTおよび出力データDOUTは、接続さ
れる標準インターフェースに対応する電気信号レベル変
換回路19の各ドライバ28、29を介して、それぞれ標準イ
ンターフェースに送出される。なお、標準インターフェ
ースのモデム対応制御線は折り返しループが形成され
る。
るクロック信号CLKOUTおよび出力データDOUTは、接続さ
れる標準インターフェースに対応する電気信号レベル変
換回路19の各ドライバ28、29を介して、それぞれ標準イ
ンターフェースに送出される。なお、標準インターフェ
ースのモデム対応制御線は折り返しループが形成され
る。
以上の構成と請求項1,2との対応関係は、次のように
なっている。発振器21と分周回路22の全体がクロック生
成回路８に対応する。メモリ回路240と241の全体がメモ
リ９に対応する。速度選択回路23が速度選択回路10に対
応する。電気信号レベル変換回路19が電気信号レベル変
換手段19に対応する。
なっている。発振器21と分周回路22の全体がクロック生
成回路８に対応する。メモリ回路240と241の全体がメモ
リ９に対応する。速度選択回路23が速度選択回路10に対
応する。電気信号レベル変換回路19が電気信号レベル変
換手段19に対応する。
以下、本実施例の動作について第２図、第３図に示す
メモリ回路の動作タイムチャート、第４図に示す速度変
換回路の動作タイムチャート、および第５図に示す回線
速度変換後の１フレームのビット構成を参照して説明す
る。
メモリ回路の動作タイムチャート、第４図に示す速度変
換回路の動作タイムチャート、および第５図に示す回線
速度変換後の１フレームのビット構成を参照して説明す
る。
第３図（ａ）において、書き込みアドレスリセット信
号WR0、WR1は、1.544Mbpsに同期したクロック信号CLKIN
の立ち下がりで、メモリ・アドレスのリセット（０番地
の初期化）を行う。メモリ回路240、241はクロック信号
CLKINの立ち上がりで入力データDINの書き込みを行い、
さらにメモリ・アドレスを更新（＋１番地）する。
号WR0、WR1は、1.544Mbpsに同期したクロック信号CLKIN
の立ち下がりで、メモリ・アドレスのリセット（０番地
の初期化）を行う。メモリ回路240、241はクロック信号
CLKINの立ち上がりで入力データDINの書き込みを行い、
さらにメモリ・アドレスを更新（＋１番地）する。
一方、第３図（ｂ）において、読み出し時には、読み
出しアドレスリセット信号RR0、RR1は速度選択回路23で
選択されたクロック信号CLKOUTの立ち下がりで、メモリ
・アドレスのリセット（０番地に初期化）を行う。メモ
リ回路240あるいは241はクロック信号CLKOUTの立ち上が
りで、現在のメモリ・アドレスに対応するメモリ内容を
データ出力DOへ出力し、さらにメモリ・アドレスを更新
（＋１番地）する。
出しアドレスリセット信号RR0、RR1は速度選択回路23で
選択されたクロック信号CLKOUTの立ち下がりで、メモリ
・アドレスのリセット（０番地に初期化）を行う。メモ
リ回路240あるいは241はクロック信号CLKOUTの立ち上が
りで、現在のメモリ・アドレスに対応するメモリ内容を
データ出力DOへ出力し、さらにメモリ・アドレスを更新
（＋１番地）する。
第４図において、入力データDINは、１フレーム193ビ
ット構成で先頭の１ビットはフラグ・ビット（Ｆ）であ
る。フラグ・ビットを示すためのフレーム同期信号ESWR
は入力データDINとともに入力され、以下に記述する書
き込み動作、読み出し動作においてタイミング・クロッ
クとして使用される。メモリ回路240、241への書き込み
動作は、WRタイミング作成回路25においてフレーム同期
信号ESWRのパルスを交互に取り出し、書き込みアドレス
リセット信号WR0およびWR1が生成され、上述したように
この書き込みアドレスリセット信号WR0、WR1信号により
メモリ回路240および241に交互に入力データの１フレー
ムが０番地から書き込まれる。
ット構成で先頭の１ビットはフラグ・ビット（Ｆ）であ
る。フラグ・ビットを示すためのフレーム同期信号ESWR
は入力データDINとともに入力され、以下に記述する書
き込み動作、読み出し動作においてタイミング・クロッ
クとして使用される。メモリ回路240、241への書き込み
動作は、WRタイミング作成回路25においてフレーム同期
信号ESWRのパルスを交互に取り出し、書き込みアドレス
リセット信号WR0およびWR1が生成され、上述したように
この書き込みアドレスリセット信号WR0、WR1信号により
メモリ回路240および241に交互に入力データの１フレー
ムが０番地から書き込まれる。
一方、メモリ回路240、241からの読み出し動作は、RR
タイミング作成回路26でWRタイミング作成回路25からの
信号をもとに、フレーム同期信号ESWRの変化点から１ビ
ット遅れた位置で変化する信号を生成し、その信号を発
振器21からのクロック（6.14MHz）で同期化して読み出
しアドレスリセット信号RR0、RR1を生成する。この読み
出しアドレスリセット信号RR0、RR1によってメモリ回路
240、241から交互に出力データの１フレームが０番地か
ら読み出される。また、データの読み出しは、速度選択
回路23が選択した交換機側回線速度に同期したタイミン
グで行われる。
タイミング作成回路26でWRタイミング作成回路25からの
信号をもとに、フレーム同期信号ESWRの変化点から１ビ
ット遅れた位置で変化する信号を生成し、その信号を発
振器21からのクロック（6.14MHz）で同期化して読み出
しアドレスリセット信号RR0、RR1を生成する。この読み
出しアドレスリセット信号RR0、RR1によってメモリ回路
240、241から交互に出力データの１フレームが０番地か
ら読み出される。また、データの読み出しは、速度選択
回路23が選択した交換機側回線速度に同期したタイミン
グで行われる。
このとき、交換機回線速度は、ディジタル伝送路から
の入力データDINと非同期であるが、２面構成のメモリ
回路240、241から交互に読み出すのでクロックの誤差が
累積されることはない。
の入力データDINと非同期であるが、２面構成のメモリ
回路240、241から交互に読み出すのでクロックの誤差が
累積されることはない。
ここで、第５図に示すように、交換機側回線速度に応
じて、ディジタル伝送路から入力される１フレーム（12
5μｓのタイム・スロット）のデータの先頭から対応す
るビットがメモリ回路240および241から読み出される。
じて、ディジタル伝送路から入力される１フレーム（12
5μｓのタイム・スロット）のデータの先頭から対応す
るビットがメモリ回路240および241から読み出される。
これにより、メモリ回路240および241のデータ出力端
子DOから読み出されるデータDO0、DO1、および出力デー
タDOUTで示されたフレーム内有効ビット数ｍの値が決定
される。例えば、交換機側回線速度が1.536Mbpsであれ
ばｍ＝192、64Kbpsであればｍ＝８である。
子DOから読み出されるデータDO0、DO1、および出力デー
タDOUTで示されたフレーム内有効ビット数ｍの値が決定
される。例えば、交換機側回線速度が1.536Mbpsであれ
ばｍ＝192、64Kbpsであればｍ＝８である。
さらに、メモリ選択回路27は、RRタイミング作成回路
26からのメモリ回路切り換えを指示するタイミングによ
って、読み出された出力データDO0およびDO1の有効フレ
ームを交互に選択して出力データとする。
26からのメモリ回路切り換えを指示するタイミングによ
って、読み出された出力データDO0およびDO1の有効フレ
ームを交互に選択して出力データとする。
以上説明したように、回線速度変換回路18によってデ
ィジタル伝送路からの入力信号を交換機側での設定回線
速度に一致する回線速度にプログラマブルに交換するこ
とが可能である。このとき、メモリを２面構成としてあ
るので、クロックの誤差を吸収することが可能である。
ィジタル伝送路からの入力信号を交換機側での設定回線
速度に一致する回線速度にプログラマブルに交換するこ
とが可能である。このとき、メモリを２面構成としてあ
るので、クロックの誤差を吸収することが可能である。
さらに、回線速度変換回路18からの出力データおよび
クロック出力が電気信号レベル変換回路19の入力され、
電気信号レベル変換回路19の各レベル変換ドライバ28お
よび29によって交換機側標準インターフェースで規定す
る電圧レベルに変換する。したがって、ディジタル伝送
路と交換機の接続が可能となる。
クロック出力が電気信号レベル変換回路19の入力され、
電気信号レベル変換回路19の各レベル変換ドライバ28お
よび29によって交換機側標準インターフェースで規定す
る電圧レベルに変換する。したがって、ディジタル伝送
路と交換機の接続が可能となる。
上述したように、本発明によれば、ディジタル伝送路
からの入力信号を一旦メモリに格納し、交換機側の回線
速度で読み出すので所定の回線速度のディジタル伝送路
を収容するとき、電気信号レベルおよび回線速度を固定
的に設定した特殊インターフェースを交換機に搭載する
必要がなく、標準インターフェース用回線アダプタを追
加するだけで回線の収容が可能である。また、メモリ
は、２面構成であるので、ディジタル伝送路からの入力
信号と交換機側の回線速度とが非同期であっても、クロ
ックの誤差を吸収することができる。
からの入力信号を一旦メモリに格納し、交換機側の回線
速度で読み出すので所定の回線速度のディジタル伝送路
を収容するとき、電気信号レベルおよび回線速度を固定
的に設定した特殊インターフェースを交換機に搭載する
必要がなく、標準インターフェース用回線アダプタを追
加するだけで回線の収容が可能である。また、メモリ
は、２面構成であるので、ディジタル伝送路からの入力
信号と交換機側の回線速度とが非同期であっても、クロ
ックの誤差を吸収することができる。
したがって、交換機に収容するディジタル伝送路の回
線数などによってICボードを個別に設計製作する必要が
なく、開発量／工数が大幅に削減できる。また、上記特
殊インターフェースのように物理的にICボードにマウン
トされる位置が固定されることがなく将来における拡張
が容易である。
線数などによってICボードを個別に設計製作する必要が
なく、開発量／工数が大幅に削減できる。また、上記特
殊インターフェースのように物理的にICボードにマウン
トされる位置が固定されることがなく将来における拡張
が容易である。
また、標準インターフェースとの互換性があり汎用的
な利用が可能である。
な利用が可能である。
第１図は本発明標準インターフェース用回線アダプタの
原理ブロック図、 第２図は標準インターフェース用回線アダプタの一実施
例構成を示すブロック図、 第３図はメモリ回路の動作を説明するタイムチャート、 第４図は速度変換回路の動作を説明するタイムチャー
ト、 第５図は回線速度変換後の１フレームのビット構成を示
す図、 第６図はディジタル伝送路を収容した従来の交換機の概
略図。 図において、 ８はクロック生成回路、 ９はメモリ、 10は速度選択回路、 11は標準インターフェース用回線アダプタ、 12、13はV11インターフェース、 14はV28インターフェース、 15はディジタル伝送路、 16、17はモデム、 18は回線速度変換回路、 19は電気信号レベル変換回路、 21は発振器、 22は分周回路、 23は速度選択回路、 240、241はメモリ回路、 25はWRタイミング作成回路、 26はRRタイミング作成回路、 27はメモリ選択回路、 28、29はレベル変換ドライバ、 61は特殊インターフェース、 62はV11インターフェース、 63はV28インターフェース、 64はディジタル伝送路、 65、66はモデムである。
原理ブロック図、 第２図は標準インターフェース用回線アダプタの一実施
例構成を示すブロック図、 第３図はメモリ回路の動作を説明するタイムチャート、 第４図は速度変換回路の動作を説明するタイムチャー
ト、 第５図は回線速度変換後の１フレームのビット構成を示
す図、 第６図はディジタル伝送路を収容した従来の交換機の概
略図。 図において、 ８はクロック生成回路、 ９はメモリ、 10は速度選択回路、 11は標準インターフェース用回線アダプタ、 12、13はV11インターフェース、 14はV28インターフェース、 15はディジタル伝送路、 16、17はモデム、 18は回線速度変換回路、 19は電気信号レベル変換回路、 21は発振器、 22は分周回路、 23は速度選択回路、 240、241はメモリ回路、 25はWRタイミング作成回路、 26はRRタイミング作成回路、 27はメモリ選択回路、 28、29はレベル変換ドライバ、 61は特殊インターフェース、 62はV11インターフェース、 63はV28インターフェース、 64はディジタル伝送路、 65、66はモデムである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−279043（ＪＰ，Ａ) 特開 昭58−57845（ＪＰ，Ａ) 特開 昭61−50445（ＪＰ，Ａ) 特開 平１−260956（ＪＰ，Ａ) 特開 平４−48837（ＪＰ，Ａ) 実開 平１−179645（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/08 H04L 13/08 H04L 12/02
Claims (2)
- 【請求項１】CCITT勧告で規定され、所定の回線速度を
有する回線を収容する標準インターフェースを備える交
換機において、所定の回線速度のディジタル伝送路から
の入力信号を当該標準インターフェースに収容可能とす
る標準インターフェース用回線アダプタであって、 基本クロックから各種の回線速度用のクロックを生成す
るクロック生成回路と、 前記ディジタル伝送路から入力される所定回線速度のデ
ータを格納するメモリと、 前記クロック生成回路の出力のうち当該標準インターフ
ェースに接続される回線の回線速度に対応するクロック
を選択する速度選択回路と、 前記速度選択回路が選択したクロックによって前記メモ
リから読み出されたデータと前記選択されたクロックと
を当該標準インターフェースに電気信号レベルを変換し
て出力する電気信号レベル変換回路と を備えることを特徴とする標準インターフェース用回線
アダプタ。 - 【請求項２】請求項１に記載の標準インターフェース用
回線アダプタにおいて、前記メモリは、並列に配置され
る第１及び第２のメモリからなる ことを特徴とする標準インターフェース用回線アダプ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127593A JP2968308B2 (ja) | 1990-05-17 | 1990-05-17 | 標準インターフェース用回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127593A JP2968308B2 (ja) | 1990-05-17 | 1990-05-17 | 標準インターフェース用回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422241A JPH0422241A (ja) | 1992-01-27 |
| JP2968308B2 true JP2968308B2 (ja) | 1999-10-25 |
Family
ID=14963919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127593A Expired - Fee Related JP2968308B2 (ja) | 1990-05-17 | 1990-05-17 | 標準インターフェース用回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2968308B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3461484B2 (ja) | 2000-04-05 | 2003-10-27 | 埼玉日本電気株式会社 | 無線通信装置及びその無線周波数補正方式 |
-
1990
- 1990-05-17 JP JP2127593A patent/JP2968308B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422241A (ja) | 1992-01-27 |
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