JPH0422241A - 標準インターフェース用回線アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ ディジタル伝送路からの入力信号を処理する交換機にお
いて標準インターフェースとディジタル伝送路との間に
設置される標準インターフェース用回線アダプタに関し
、 ディジタル伝送路からの入力信号に対して、交換機の標
準インターフェースに収容可能とする標準インターフェ
ース用回線アダプタを提供することを目的とし、 ＣＣＩＴＴ勧告で規定され、所定の回線速度を有する回
線を収容する標準インターフェースを備え、さらに、所
定の回線速度のディジタル伝送路を収容する交換機にお
いて、ディジタル伝送路の回線速度を標準インターフェ
ースに接続される回線の回線速度に対応する所定の回線
速度に変換する回線速度変換手段と、回線速度変換手段
の出力信号を対応する標準インターフェースの電気信号
レベルに変換してその標準インターフェースに送出する
電気信号レベル変換手段とを備えて構成する。

（産業上の利用分野〕 本発明は、ディジタル伝送路から入力される所定の回線
速度を有する信号を処理する交換機において、通常備え
られる標準インターフェースとディジタル伝送路との間
に設置される標準インターフェース用回線アダプタに関
する。

〔従来の技術〕

第６図は、ディジタル伝送路を収容した従来技術での交
換機の構成例を示した概略図である。

図において、ＣＰＵのバスに接続された特殊インターフ
ェース６１、Ｖｌｌインターフェース６２およびＶ２８
インターフェース６３に、それぞれディジタル伝送路６
４、モデム６５およびモデム６６が接続されている。

ここで、交換機がディジタル伝送路６４から回線速度１
．５４４Ｍｂｐｓのデータ信号を受信する場合、従来は
図に示すように、交換機にディジタル伝送路６４に対応
する電気信号レベル及び回線速度を固定的に設定した特
殊インターフェース６１を設け、ハード／ソフト的に対
応する処理を行っていた。このことは、他の標準インタ
ーフェース（ＣＣＩＴＴ勧告：■１１、Ｖ２８等）との
互換性がなく、ディジタル伝送路６４の回線速度などに
応じて特殊インターフェース６１を個別に設計製作し、
交換機に収容する必要がある。

［発明が解決しようとする課題］ ところで、上述の従来の構成では、特殊インターフェー
スを個別に設計製作する必要上、開発量／工数が膨大な
ものとなり、また、それを搭載する位置が物理的に固定
されることから将来における拡張性がなかった。

本発明は、所定の回線速度のディジタル伝送路を収容す
る交換機において、そのディジタル伝送路からの入力信
号に対して、交換機の標準インターフェースに収容可能
とする標準インターフェース用回線アダプタを提供する
ことを目的とする。

〔課題を解決するための手段］ 第１図は、本発明の原理ブロック図である。

図において、交換機は、ＣＣＩＴＴ勧告で規定され、所
定の回線速度を有する回線を収容する標準インターフェ
ース１２．１３．１４を備え、さらに、所定の回線速度
のディジタル伝送路１５を収容する。

回線速度変換手段１８は、ディジタル伝送路１５０回線
速度を標準インターフェースに接続される回線の回線速
度に対応する所定の回線速度に変換する。

電気信号レベル変換手段１９は、回線速度変換手段１８
の出力信号を対応する標準インターフェースの電気信号
レベルに変換してその標準インターフェースに送出する
。

〔作　用〕

第１図の構成において、ディジタル伝送路１５からの入
力信号は、回線速度変換手段１８によって交換機側での
設定回線速度に一致するように指定された回線速度に変
換され、電気信号レベル変換手段１９によって、交換機
側での設定標準インターフェースの電気信号レベルに一
致するように変換される。

すなわち、標準インターフェース用回線アダプタ１１を
介してディジタル伝送路１５と標準インターフェース１
２との接続が可能となる。

〔実施例］ 以下、図面に基づいて本発明！実施例について詳細に説
明する。

第２図は、本発明による標準インターフェース用回線ア
ダプタの一実施例構成を示すブロック図である。

図において、入力データＤ８．４に対応するフレーム同
期信号ＥＳＷＲおよびクロック信号ＣＬＫ、。

は、ＷＲ（書き込みアドレスリセット）タイミング作成
回路２５に入力される。また、クロック信号ＣＬＫ＋ｓ
は、二面メモリを構成するメモリ回路２４゜、２４．の
書き込みクロック入力端子ＷＣＫに入力される。入力デ
ータＤＩＮは、メモリ回路２４゜、２４Ｉのデータ入力
端子Ｄ１に入力される６ＷＲタイミング作成回路２５は
、各メモリ回路２４．．２４．の書き込みアドレスリセ
ット端子ＷＲにそれぞれ書き込みアドレスリセット信号
ＷＲ，、ＷＲ，を出力し、また、ＲＲ（読み出しアドレ
スリセット）タイミング作成回路２６に所定のタイミン
グ信号を出力する。

発振器２１が出力する基本クロック（６，１４４ＭＨｚ
　）は分周回路２２に入力され、交換機側回線速度（６
４Ｋｂｐｓ〜１．５３６Ｍｂｐｓ　）に対応する複数の
り０７りが生成される。分周回路２２の出力は、設定情
報に応じてその一つのクロックを選択する速度選択回路
２３を介して、クロック信号ＣＬ　Ｋ　ｏｕｔとして送
出されるとともに、各メモリ回路２４゜、２４、の読み
出しクロック端子ＲＣＫに入力される。

ＲＲタイミング作成回路２６は、各メモリ回路２４゜、
２４１の読み出しアドレスリセット端子ＲＲにそれぞれ
読み出しアドレスリセット信号ＲＲ。

ＲＲ，を出力し、また、メモリ選択回路２７にメモリ回
路の面切り換え信号を出力する。なお、ＲＲタイミング
作成回路２６は発振器２１の出力を。

取り込み、面切り換えタイミングに同期をとる構成であ
る。

各メモリ回路２４゜、２４１がそれぞれのデータ出力端
子Ｄｏから出力する出力データＤ。。、Ｄｏｔは、メモ
リ選択回路２７を介して出力データＤ　ＯＵＴとして送
出される。

以上の各部で構成される回線速度変換手段１８が出力す
るクロック信号ＣＬ　Ｋｏｕｖおよび出力データＤ。、
Ｊアは、接続される標準インターフェースに対応する電
気信号レベル変換手段１９の各ドライバ２８．２９を介
して、それぞれ標準インターフェースに送出される。な
お、標準インターフェースのモデム対応制御線は折り返
しループが形成される。

以下、本実施例の動作について第２図、第３図に示すメ
モリ回路の動作タイムチャート、第４図に示す速度変換
回路の動作タイムチャート、および第５図に示す回線速
度変換後の１フレームのビット構成を参照して説明する
。

第３図（ａ）において、書き込みアドレスリセット信号
ＷＲ，、ＷＲ，は、１．５４４Ｍｂｐｓに同期したクロ
ック信号ＣＬ　Ｋ　Ｉ　Ｈの立ち下がりで、メモリ・ア
ドレスのリセット（０番地に初期化）を行う。

メモリ回路２４゜、２４１はクロック信号ＣＬＫ、。

の立ち上がりで入力データＤ　ＩＮの書き込みを行い、
さらにメモリ・アドレスを更新（＋１番地）する。

一方、第３図（ｂ）において、読み出し時には、読み出
しアドレスリセット信号ＲＲＯ、ＲＲ，は速度選択回路
２３で選択されたクロック信号ＣＬＫＯＵ丁の立ち下が
りで、メモリ・アドレスのリセット（０番地に初期化）
を行う。メモリ回路２４゜あるいは２４１はクロック信
号ＣＬＫＯＬＩＴの立ち上がりで、現在のメモリ・アド
レスに対応するメモリ内容をデータ出力Ｄ０へ出力し、
さらにメモリ・アドレスを更新（＋１番地）する。

第４図において、入力データＤＩＮは、１フレーム１９
３ビツト構成で先頭の１ビツトはフラグ・ピッｌ−（Ｆ
）である。フラグ・ビットを示すためのフレーム同期信
号ＥＳＷＲは入力データＤＩＮとともに入力され、以下
に記述する書き込み動作、読み出し動作においてタイミ
ング・クロックとして使用される。メモリ回路２４．．
２４．への書き込み動作は、ＷＲタイミング作成回路２
５においてフレーム同期信号ＥＳＷＲのパルスを交互に
取り出し、書き込みアドレスリセット信号ＷＲｏおよび
ＷＲ，が生成され、上述したようにこの書き込みアドレ
スリセット信号ＷＲｏ、ＷＲ，信号によりメモリ回路２
４゜および２４．に交互に入力データの１フレームがＯ
番地から書き込まれる。

一方、メモリ回路２４゜、２４１からの読み出し動作は
、ＲＲタイミング作成回路２６でＷＲタイミング作成回
路２５からの信号をもとに、フレーム同期信号ＥＳＷＲ
の変化点から１ビツト遅れた位置で変化する信号を生成
し、その信号を発振器２１からのクロック（６，１４４
ＭＨｚ）で同期化して読み出しアドレスリセット信号Ｒ
Ｒ，、ＲＲ，を生成する。この読み出しアドレスリセッ
ト信号ＲＲ，，ＲＲ，によってメモリ回路２４．．２４
゜から交互に出力データの１フレームがＯ番地から読み
出される。また、データの読み出しは、速度選択回路２
３が選択した交換機側回線速度に同期したタイミングで
行われる。

ここで、第５図に示すように、交換機側回線速度に応じ
て、ディジタル伝送路から入力される１フレーム（１２
５ＩＳのタイム・スロット）のデータの先頭から対応す
るビットがメモリ回路２４．および２４１から読み出さ
れる。

これにより、メモリ回路２４゜および２４．のデータ出
力端子Ｄ０から読み出されるデータＤ。。、Ｄｏｔ、お
よび出力データＤ。Ｕアで示されたフレーム内有効ビッ
ト数ｍの値が決定される。例えば、交換機側回線速度が
１．５３６Ｍｂｐｓであればｍ＝１９２．６４Ｋｂｐｓ
であればｍ＝８である。

さらに、メモリ選択回路２７は、ＲＲタイミング作成回
路２６からのメモリ回路切り換えを指示するタイミング
によって、読み出された出力データＤ。Ｉ、およびり。

、の有効フレームを交互に選択して出力データとする。

以上説明したように、回線速度変換手段１８によってデ
ィジタル伝送路からの入力信号を交換機側での設定回線
速度に一致する回線速度にプログラマブルに変換するこ
とが可能である。

さらに、回線速度変換手段１８からの出力データおよび
クロック出力が電気信号レベル変換手段１９の入力され
、電気信号レベル変換手段１９の各レベル変換ドライバ
２８および２９によって交換機側標準インターフェース
で規定する電圧レベルに変換する。したがって、ディジ
タル伝送路と交換機の接続が可能となる。

〔発明の効果〕

上述したように、本発明によれば、所定の回線速度のデ
ィジタル伝送路を収容するとき、電気信号レベルおよび
回線速度を固定的に設定した特殊インターフェースを交
換機に搭載する必要がなく、標準インターフェース用回
線アダプタを追加するだけで回線の収容が可能である。

したがって、交換機に収容するディジタル伝送路の回線
数などによってＩＣボードを個別に設計製作する必要が
なく、開発量／工数が大幅に削減できる。また、上記特
殊インターフェースのように物理的にＩＣボードにマウ
ントされる位置が固定されることがなく将来における拡
張が容易である。

また、標準インターフェースとの互換性があり汎用的な
利用が可能である。

【図面の簡単な説明】

第１図は本発明標準インターフェース用回線アダプタの
原理ブロック図、 第２図は標準インターフェース用回線アダプタの一実施
例構成を示すブロック図、 第３図はメモリ回路の動作を説明するタイムチャート、 第４図は速度変換回路の動作を説明するタイムチャート
、 第５図は回線速度変換後の１フレームのビット構成を示
す図、 第６図はディジタル伝送路を収容した従来の交換機の概
略図。 図において、 １は標準インターフェース用回線アダプタ、２．１３は
Ｖｌｌインターフェース、 ４はＶ２８インターフェース、 ５はディジタル伝送路、 ６．１７はモデム、 ８は回線速度変換手段、 ９は電気信号レベル変換手段、 １は発振器、 ２は分周回路、 ３は速度選択回路、 ４゜、２４．はメモリ回路、 ５はＷＲタイミング作成回路、 ６はＲＲタイミング作成回路、 ７はメモリ選択回路、 ８．２９はレベル変換ドライバ、 １は特殊インターフェース、 ２はＶｌｌインターフェース、 ３はＶ２８インターフェース、 ４はディジタル伝送路、 ５．６６はモデムである。 本発明の原理ブロック図 第 図 弱

Claims (1)

【特許請求の範囲】
1. （１）ＣＣＩＴＴ勧告で規定され、所定の回線速度を有
   する回線を収容する標準インターフェース（１２、１３
   、１４）を備え、 さらに、所定の回線速度のディジタル伝送路（１５）を
   収容する交換機において、 前記ディジタル伝送路（１５）の回線速度を前記標準イ
   ンターフェースに接続される回線の回線速度に対応する
   所定の回線速度に変換する回線速度変換手段（１８）と
   、 前記回線速度変換手段（１８）の出力信号を対応する標
   準インターフェースの電気信号レベルに変換してその標
   準インターフェースに送出する電気信号レベル変換手段
   （１９）と を備えたことを特徴とする標準インターフェース用回線
   アダプタ。