JP4071868B2 - データ伝送装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、送信装置から受信装置へ、例えば自動車の制御機器のマイクロコントローラから出力段ＩＣへ単方向シリアルデータ伝送をするためのデータ伝送装置に関する。
【０００２】
【従来の技術】
シリアルデータ伝送はパラレルデータ伝送に比べて必要な接続ラインがより少なくてすむという根本的な利点を有する。パラレルデータ伝送の場合には送信すべきデータワードの各ビットに対する伝送チャネルが必要であるが、シリアルデータ伝送の場合にはデータワードの全ビットが同一の伝送チャネルを介して伝送される。この利点はとりわけ遠距離データ伝送の際に重要である。一般的にパラレルデータ伝送に比べて低い情報伝送速度でも差し支えがない場合には、短距離でもシリアル伝送が使用される。
【０００３】
原理的にシリアルデータ伝送では伝送すべきデータワードは送信側で次から次にビット毎にシフトされ、ビット毎に伝送チャネルを介して伝送され、受信側で相応にシフトしてまとめることによって再構成される。伝送チャネルとは、この関連において電気的、光学的又はワイヤレス例えば無線電信のような情報伝達用コネクションを意味する。
【０００４】
シリアルデータ伝送における中心的問題は、送信器と受信器との間でタイミングを同調させることである。通常はシリアルビット列を個々のブロック（いわゆる伝送フレーム）に分割する。同期伝送の場合、他の場合には発生しえない所定のビット列（同期ワード）を同期のために挿入する。このやり方によって受信器はデータブロックの開始を識別できる。非同期伝送の場合、送信タイミングと受信タイミングとは同期されておらず、ほんの少しだけ（約３％）同一周波数に調整されており、各データバースト毎にスタート信号及びストップ信号が同期信号文字として伝送チャネルを介して送信される。よって、非同期伝送の場合、２つの同期信号文字の間に短いデータブロックしか伝送できない。
【０００５】
従来技術では集積化されたモジュール間のデータ交換のための様々なシリアルインターフェースフォーマットが公知である。例えば、ＩＢＭのＩ²Ｃバス（inter-integrated circuit bus）、モトローラのＳＰＩ（serial peripheral interface）インターフェース及びＳＩＯＰポート（simple serial I／O port）などである。
【０００６】
Ｉ²Ｃバスは１００ｋｂｉｔ／ｓよりも低い伝送速度を有する。このバスの最大負荷は最大バス容量４００ｐＦによって制限される。
【０００７】
ＳＰＩインターフェースは通常は非同期で動作され、最大４Ｍｂｉｔ／ｓで短距離でのみ利用される。
【０００８】
ＳＩＯＰポートはＳＰＩインターフェースの少し簡素化された形式であるが、同じ原理によって作動する。
【０００９】
任意のデータ伝送装置乃至はインターフェース装置に適用可能であるが、とりわけ自動車の制御機器のマイクロコントローラから出力段ＩＣ（ＩＣ＝integrated circuit=集積回路）へのシリアルデータ伝送に関連して本発明ならびに本発明の基礎をなす問題を詳しく説明する。
【００１０】
図６は、付加的なシリアルＳＰＩ診断インターフェースを有するマイクロコントローラによる出力段ＩＣの通常のパラレル制御を示している。
【００１１】
図６では参照符号１０によってマイクロコントローラの形式の送信装置が示されており、参照符号２０によってこのマイクロコントローラによりパラレル制御される出力段ＩＣの形式の受信装置が示されている。このマイクロコントローラは８個のパラレル出力ポートＰ０〜Ｐ７を有し、これら８個のパラレル出力ポートＰ０〜Ｐ７は相応するデータラインＤ０〜Ｄ７に接続されている。他方で出力段ＩＣも８個の相応するデータ入力側Ｅ０〜Ｅ７を有し、これら８個の相応するデータ入力側Ｅ０〜Ｅ７は相応するデータラインＤ０〜Ｄ７に接続されている。例えばデータ入力側Ｅ０〜Ｅ７はそれぞれ相応の（概略的に図示されている）ドライバの制御端子に接続されている。
【００１２】
参照符号２５は、例えば通常のＳＰＩインターフェースの形式の診断用の別個の双方向シリアルインターフェースを示している。この双方向シリアルインターフェースでは情報伝送速度はあまり要求されないのだが、デュプレックス形式で作動しなくてはならない。
【００１３】
図６に図示されているこれまで使用されてきた制御コンセプトは、データラインＤ０〜Ｄ７に相応して８ビットに対してポイントからポイントをパラレルに結合することを意図している。マイクロコントローラにますます機能が集積されることによって、不可避的に必要なデータライン及び端子の総数が増加する。これはコスト及び動作確実性に不利な影響を与える。
【００１４】
本発明の基礎をなす問題は、通常の同期シリアルデータ伝送装置は低速であること及び／又は通常の同期シリアルデータ伝送装置は例えば伝送フレームの中に含まれるアドレス指定部分によって複雑に構成されていることである。周知の非同期シリアルインターフェースを評価するためには、実施される同期インターフェースプロトコルに比べて最大伝送速度を数分の１に低減するオーバーサンプリングが常に必要とされる。
【００１５】
【発明が解決しようとする課題】
本発明の課題は、データ伝送装置を従来技術よりも高速化することである。
【００１６】
【課題を解決するための手段】
上記課題は、データ伝送装置は送信装置に設けられるＰ／Ｓ変換装置と、受信装置設けられるＳ／Ｐ変換装置と、クロック信号発生装置と、同期装置とを有し、
ａ）前記送信装置に設けられる前記Ｐ／Ｓ変換装置は、前記送信装置に供給されるパラレルデータストリームを所定のフォーマットの伝送フレームを有するシリアルデータストリームに変換し、さらに該シリアルデータストリームをデータ伝送チャネルを介して前記受信装置に伝送するためのものであり、
ｂ）前記受信装置に設けられる前記Ｓ／Ｐ変換装置は、伝送された前記シリアルデータストリームをパラレルデータストリームに逆変換するためのものであり、
ｃ）前記クロック信号発生装置は、クロック信号を発生し、該クロック信号を前記Ｐ／Ｓ変換装置及び前記Ｓ／Ｐ変換装置に供給し、それぞれの変換動作を連続的に同相クロックで実施するためのものであり、
ｄ）前記同期装置は、前記Ｐ／Ｓ変換装置の変換動作に相応して同期信号を発生し、さらに該同期信号を前記Ｓ／Ｐ変換装置にそれぞれの変換動作を同期させるために供給するためのものであり、
ｅ）前記Ｐ／Ｓ変換装置は、クロック信号によってクロックされる入力側レジスタと、前記クロック信号によってクロックされる第１のシフトレジスタと、第１の内部バスとを有し、
前記入力側レジスタはパラレルデータストリームをパラレル入力側で受信し、さらに相応のパラレル出力信号をパラレル出力側から出力するためのものであり、
前記第１のシフトレジスタは、前記パラレル出力信号を受信するためのパラレル入力側と、シリアルデータストリームをデータ伝送チャネルに出力するためのシリアル出力側とを有し、
前記第１の内部バスは前記入力側レジスタの出力側を前記第１のシフトレジスタの入力側に接続するためのものであり、
ｆ）前記Ｓ／Ｐ変換装置は、クロック信号によってクロックされる第２のシフトレジスタと、前記クロック信号によってクロックされる出力側レジスタと、第２の内部バスとを有し、
前記第２のシフトレジスタはシリアルデータストリームをシリアル入力側で受信し、相応のパラレル出力信号をパラレル出力側から出力するためのものであり、
前記出力側レジスタは前記第２のシフトレジスタのパラレル出力信号をパラレル入力側で受信し、パラレルデータストリームをパラレル出力側から出力するためのものであり、
前記第２の内部バスは前記シフトレジスタの出力側を前記出力側レジスタの入力側（に接続するためのものであり、
ｇ）前記同期装置は、クロック信号によってクロックされるダウンカウンタ装置を有し、該ダウンカウンタ装置は所定のダウンカウントサイクルの後に、伝送フレームの所定のフォーマットに相応してその都度同期パルスを発生するためのものであり、
ｈ）前記第１のシフトレジスタは、第１の内部バスを介して伝送される入力側レジスタの出力信号を読み込むために、ロード信号としての前記同期パルスによって制御され、
ｉ）前記Ｐ／Ｓ変換装置は第１の内部バス及び第１のシフトレジスタに接続された第１のパリティジェネレータを有し、
該第１のパリティジェネレータはデータビットに相応するパリティビットを発生し、該パリティビットを前記第１のシフトレジスタに入力するためのものであり、該第１のシフトレジスタは、前記パリティビットを読み出すために前記同期パルスによって制御され、
ｊ）前記Ｓ／Ｐ変換装置は、第２の内部バス及び出力側レジスタ（に接続された第２のパリティジェネレータを有し、該第２のパリティジェネレータは伝送フレームのデータビットに相応するパリティビットを発生し、
ｋ）前記Ｓ／Ｐ変換装置はＡＮＤゲートを有し、該ＡＮＤゲートは前記第２のパリティジェネレータの前記パリティビットと前記同期パルスを受信し、該パリティビットと同期 パルスに依存してロード信号を形成し、
該ロード信号は前記出力レジスタを前記同期パルスと前記パリティビットによって、前記第２の内部バスを介して伝送された前記第２のシフトレジスタの前記パラレル出力信号を読み出すために制御し、
これにより前記出力レジスタへエラー伝送された伝送フレームの読み出しが阻止され、
ｌ）前記同期パルスは別個の同期線路を介して前記第１のシフトレジスタおよび前記出力レジスタに伝送される、データ伝送装置によって解決される。
【００１７】
【発明の実施の形態】
図７は、マイクロコントローラによる出力段ＩＣの本発明のシリアル制御の基本的アイデアを示している。
【００１８】
図７では図６と同じ参照符号は同一の乃至は機能的に同一のコンポーネントを示す。付加的にマイクロコントローラ１０は通常のパラレル／シリアル変換器１２を有し、このパラレル／シリアル変換器１２はそのパラレル入力側においてデータラインＤ０′〜Ｄ７′に接続されている。シリアル伝送ラインＤＳは一方ではパラレル／シリアル変換器１２のシリアル出力側に接続されている。他方で出力段２０は付加的に通常のシリアル／パラレル変換器２２を有し、このシリアル／パラレル変換器２２はそのシリアル入力側において伝送ラインＤＳに接続され、そのパラレル出力側においてデータラインＤ０″〜Ｄ７″に接続されている。データラインＤ０″〜Ｄ７″は出力段ＩＣ２０の相応するデータ入力側Ｅ０〜Ｅ７に接続されている。
【００１９】
すなわち、このコンセプトでは、データ乃至は制御信号はシリアルに唯一のデータラインＤＳを介して伝送されるのである。
【００２０】
出力段制御のためのこのシリアルデータ伝送は送信側マイクロコントローラ及び受信側出力段ＩＣの端子数（ピン数）を低減し、そしてこれにともなってパッケージングコストが低減する。ピン数の減少によりＩＣ製造及びプリント回路基板のマウントの際のボンディングの難しさが減少するので故障に対する安全性が向上する。従って、比較的簡単で有利な製造プロセスが相応の構成部材の取り扱いに対して適用される。
【００２１】
請求項１の特徴部分記載の構成を有する本発明のデータ伝送装置は、公知の装置に対して次のような利点を有する。すなわち、本発明のデータ伝送装置は、例えば噴射バルブ、点弧装置等々のようなタイミングのずれを許さない調整器をより時間的に緻密に制御するための高い伝送速度を有する。本発明のデータ伝送装置は、処理可能な最大限のシステムクロックにほとんど達するくらいの伝送速度（ボーレート）を実現できる。
【００２２】
受信側に対する多重割り当てが行われないので、伝送フレーム内にはアドレス部分が必要ない。このため伝送フレームの発生／評価のためのハードウェアの面倒な構成が簡素化され、ハードウェアコストが低減される。デュプレックス形式も必要ない。というのも、送信装置と受信装置とは本発明のチャネルでは相互に双方向には通信しないからである。
【００２３】
絶え間ない連続動作が行われるのでコスト高なハンドシェイク装置は必要とされない。発生しうるエラーは検出され、簡単に後続のデータワードによって補償される。一般的に伝送エラーは評価のために受信側で記憶され、ステータスフラグ又はＩＣピン乃至は通常の診断インターフェースによって示される。
【００２４】
本発明の基礎をなす思想は、とりわけＰ／Ｓ変換装置及びＳ／Ｐ変換装置のそれぞれの変換動作がクロック信号によって連続的にかつ同相クロックで実施され、その際Ｐ／Ｓ変換装置の変換動作に相応する同期信号によって同期されることである。
【００２５】
従属請求項には請求項１記載のデータ伝送装置の有利な改良実施形態が記述されている。
【００２６】
有利な改良実施形態によれば、Ｐ／Ｓ変換装置はクロック信号によってクロックされる入力側レジスタを有し、この入力側レジスタはパラレル入力側でパラレルデータストリームを受信し相応のパラレル出力信号をパラレル出力側に送出するためのものであり、さらに、このＰ／Ｓ変換装置はクロック信号によってクロックされる第１のシフトレジスタを有し、この第１のシフトレジスタはパラレル出力信号を受信するためのパラレル入力側とシリアルデータストリームをデータ伝送チャネルに送出するためのシリアル出力側とを有し、さらにこのＰ／Ｓ変換装置は入力側レジスタの出力側を第１のシフトレジスタの入力側に接続するための第１の内部バスを有する。これは非常に簡単に実現できるハードウェア構成である。
【００２７】
さらに別の有利な改良実施例によれば、同期装置はクロック信号によってクロックされるダウンカウンタ装置を有し、このダウンカウンタ装置はその都度所定のダウンカウントサイクルの後に同期パルスを発生するためのものであり、第１のシフトレジスタは第１の内部バスを介して伝送される入力側レジスタの出力信号を読み込むために同期パルスによって制御される。これによって、第１のシフトレジスタの内容を完全にデータ伝送チャネルに伝送した後で初めてこのシフトレジスタに新たに書き込みが行われる。さらに、別個の同期パルスによってできるだけ小さく伝送フレームの大きさを保つことができる。
【００２８】
さらに別の有利な実施形態によれば、同期装置は、所定の同期フレームを発生しこの所定の同期フレームを第１のシフトレジスタの出力側でシリアルデータストリームに挿入するための同期フレーム発生装置を有する。有利には、同期フレームは各伝送フレームの後にではなく、一定の又は選択可能な比較的大きいインターバルをおいてシリアルデータストリームに挿入される。
【００２９】
さらに別の有利な実施形態によれば、Ｓ／Ｐ変換装置は、クロック信号によってクロックされる第２のシフトレジスタと、クロック信号によってクロックされる出力側レジスタと、第２の内部バスとを有し、この第２のシフトレジスタはシリアルデータストリームをシリアル入力側で受信し相応のパラレル出力信号をパラレル出力側から出力するためのものであり、この出力側レジスタは第２のシフトレジスタのパラレル出力信号をパラレル入力側で受信しパラレルデータストリームをパラレル出力側から出力するためのものであり、この第２の内部バスはこのシフトレジスタの出力側を出力側レジスタの入力側に接続するためのものである。これによって、Ｓ／Ｐ変換装置の簡単な同期化が可能である。
【００３０】
さらに別の有利な実施形態では、同期装置は、その都度所定のダウンカウントサイクルの後で同期パルスを発生するために、クロック信号によってクロックされるダウンカウンタ装置を有し、さらに、出力側レジスタは第２の内部バスを介して伝送された第２のシフトレジスタのパラレル出力信号を読み込むために同期パルスによって制御される。これによって、伝送フレームの内容を第２のシフトレジスタに完全に伝送した後ではじめて出力側レジスタに新たに書き込みが行われる。
【００３１】
さらに別の有利な実施形態によれば、同期装置は、所定の同期フレームを発生しこの所定の同期フレームを第１のシフトレジスタの出力側でシリアルデータストリームに挿入するための同期フレーム発生装置を有し、Ｓ／Ｐ変換装置は第２のシフトレジスタで所定の同期フレームを識別するための同期フレーム識別装置を有し、さらに、出力側レジスタは第２の内部バスを介して伝送された第２のシフトレジスタのパラレル出力信号を読み込むために同期フレーム識別装置によって制御される。
【００３２】
さらに別の実施形態によれば、伝送フレームの所定のフォーマットは、スタートビット、所定のビット数から成るデータワード，パリティビット及びストップビットを有し、さらに、第１及び第２のシフトレジスタの幅はこの所定のフォーマットに相応する。このフォーマットは僅かな付属物で大きなデータ成分を提供する。とりわけ、スタートビット及びストップビットはわずかなトランジットタイムエフェクト（ジッタ）を補償し、パリティビットはデータ伝送の適正さの監視を可能にする。アドレスは、既述のように、一義的な割り当てを行うので不必要である。
【００３３】
さらに別の有利な改良実施形態によれば、同期フレームはフォーマットを有し、このフォーマットにおいては、全てのデータビットがセットされており、さらにパリティビットはこのセットされたデータワードの総数には相応していない。これにより、原理的に同一の長さを有するデータと同期フレームとを取り違えてしまう可能性がなくなる。さらにこのフォーマットによって、同期フレームが出力側レジスタに書き込まれてしまうことを簡単なやり方で阻止することができる。
【００３４】
さらに別の有利な改良実施形態によれば、Ｐ／Ｓ変換装置は第１の内部バス及び第１のシフトレジスタに接続された第１のパリティジェネレータを有し、この第１のパリティジェネレータはデータビットに相応するパリティビットを発生しこのパリティビットを第１のシフトレジスタに入力するためのものである。
【００３５】
さらに別の有利な改良実施形態によれば、Ｓ／Ｐ変換装置は、第２の内部バス及び出力側レジスタに接続された第２のパリティジェネレータを有し、この第２のパリティジェネレータは伝送フレームのデータビットに相応するパリティビットを発生し、このパリティビットをロード信号として出力側レジスタに入力するためのものである。これによって、エラー伝送されたデータ及び／又は同期フレームを出力側レジスタにロードすることが回避される。
【００３６】
さらに別の有利な改良実施形態によれば、送信装置はパラレルデータストリームのデータワード幅を変更するための装置及び同期信号を相応に整合するための装置を有する。これらは、本発明のデータ伝送装置の柔軟性を向上させる。
【００３７】
さらに別の有利な改良実施形態によれば、受信装置はパラレルデータストリームのデータワード幅及びパリティビットをプログラムしこの受信装置のステータスを出力するためのステータス／コントロールレジスタを有する。
【００３８】
さらに別の有利な改良実施形態によれば、受信装置はデータエラー伝送を記憶するためのエラーメモリを有する。これにより、伝送エラーを分析できる。
【００３９】
さらに別の有利な改良実施形態によれば、送信装置と受信装置との間には、別個のシリアルインターフェース、例えばＳＰＩインターフェースが診断関数の伝送のために設けられている。従って、機能制御と監視乃至は診断との間の明確な分離が行われる。
【００４０】
【実施例】
本発明の実施例を図面に示し、以下の記述で詳しく説明する。
【００４１】
一般的に図において同一の参照符号は同一の構成部分又は機能が同じである構成部分を示す。
【００４２】
図１は本発明のデータ伝送装置の概略的なブロック回路図を示している。
【００４３】
図１では参照符号１０でマイクロコントローラを有する送信装置が示され、参照符号２０でこのマイクロコントローラによって制御される自動車制御機器の出力段ＩＣを有する受信装置が示されている。この送信装置１０はシリアル出力ポートＰＳを有し、このシリアル出力ポートＰＳはデータラインＤＳを介して受信装置２０のシリアル入力ポートＥＳに接続されている。
【００４４】
データラインＤＳの他に、送信装置１０のクロック出力側ＡＣＬと受信装置２０のクロック入力側ＥＣＬとの間にクロックライン１５０が設けられている。
【００４５】
参照符号２５によって診断のための通常のＳＰＩインターフェースの形式の別個の双方向シリアルインターフェースが示されている。この双方向シリアルインターフェースは送信装置１０の出力側ＡＤと受信装置２０の入力側ＥＤとの間に設けられている。
【００４６】
送信装置１０から受信装置２０に単方向シリアルデータ伝送をするための本来のデータ伝送装置は、送信装置１０に設けられるＰ／Ｓ変換装置、受信装置２０に設けられるＳ／Ｐ変換装置、有利にはクロックライン１５０で伝送されるクロック信号を発生するために送信装置１０に設けられるクロック信号発生装置、そして同期ライン１４０で伝送される同期信号を発生するための同期装置を有する。同期ライン１４０は点線で示されている。というのも、この同期ライン１４０は別個のラインとして設けられるか又は後で詳しく説明するようにデータラインＤＳと同一であるかのいずれかだからである。
【００４７】
上記のコンポーネント及びこれらコンポーネントの機能は以下において図２〜図５を参照しつつ詳しく説明する。
【００４８】
図２は、本発明のデータ伝送装置の第１の模範的な実施形態による送信装置１０の部分としてのＰ／Ｓ変換装置のブロック回路図を示している。
【００４９】
図２では、参照符号５０で（図２には図示されていない）マイクロコントローラのパラレル出力ポートに接続されている８ビット幅のデータバスが示されている。参照符号１００で８ビットの幅を有する入力側レジスタが示されている。この入力側レジスタはパラレル入力側１０１、パラレル出力側１０２、クロック入力側１０３及びリセット入力側１０４を有する。参照符号１０５で８ビット幅の第１の内部バスが示されている。参照符号１１０で１１ビット幅の第１のシフトレジスタが示されている。この第１のシフトレジスタはパラレル入力側１１１、データラインＤＳに接続されたシリアル出力側１１２、クロック入力側１１３、リセット入力側１１４、ロード信号入力側１１５及びパリティビット入力側１１６を有する。参照符号１２０で４ビットの所定のダウンカウント値を有するダウンカウンタが示されており、このダウンカウンタは、クロック入力側１２３、リセット入力側１２４、ロード信号入力側１２５及び同期信号出力側１２６を有する。参照符号１３０でパリティジェネレータが示されており、このパリティジェネレータはパラレル入力側１３１及びパリティビット出力側１３２を有する。
【００５０】
最後に参照符号１４０で同期パルスＳＹＮＣを伝送するための同期信号ラインが示されており、参照符号１５０でクロック信号ＣＬＫを伝送するためのクロック信号ラインが示されており、参照符号１６０でリセット信号ＲＥＳＥＴを伝送するためのリセット信号ラインが示されている。
【００５１】
図３は本発明のデータ伝送装置の第１の実施形態のＰ／Ｓ変換装置の信号の時間経過を示す線図である。
【００５２】
図３ではＣＬＫがクロック信号を示し、ＳＹＮＣが同期パルスから成る同期信号を示し、Ｅ１０１が入力側レジスタ１００の入力側１０１の入力データを示し、Ａ１０２が入力側レジスタ１００の出力側１０２の出力データを示し、ＳＤＡＴＡがデータラインＤＳのシリアルデータストリームを示す。さらにＵ１〜Ｕ３は第１〜第３の伝送フレームを示し、ＤＡＴＡ＿ＷＯＲＴが８個のデータビットｂ０〜ｂ７までから成るデータワードを示し、ＳＹＮＣ＿ＷＯＲＴが無効データ乃至は同期フレームを示し、ＳＴＢがスタートビットを示し、ＳＯＢがストップビットを示し、そしてＰＢがパリティビットを示す。ここでは時間軸は左側から右側へと水平方向に経過している。
【００５３】
図２及び図３を参照しつつ、本発明のデータ伝送装置の第１の実施形態によるＰ／Ｓ変換装置の動作を説明する。
【００５４】
クロック信号ＣＬＫによってクロックされる入力側レジスタ１００はパラレルデータストリームをそのパラレル入力側１０１で受信し、１クロックサイクル後に相応のパラレル出力信号をそのパラレル出力側１０２から出力するのに使用される。第１の内部バス１０５は入力側レジスタ１００の出力側１０２を第１のシフトレジスタ１１０の入力側１１１に接続するのに使用される。
【００５５】
クロック信号ＣＬＫによってクロックされる第１のシフトレジスタ１１０は入力側レジスタ１００のパラレル出力信号をそのパラレル入力側１１１で受信し、データ伝送ラインＤＳにシリアルデータストリームＳＤＡＴＡをそのシリアル出力側１１２から出力するのに使用される。
【００５６】
クロック信号ＣＬＫによってクロックされるダウンカウンタ装置１２０は予め設定可能なダウンカウントサイクルの後でその都度同期パルスＳＹＮＣを発生するのに使用される。第１のシフトレジスタ１１０は第１の内部バス１０５を介して伝送される入力側レジスタ１００の出力信号を読み込むためにこの同期パルスＳＹＮＣによって制御される。
【００５７】
第１の内部バス１０５及び第１のシフトレジスタ１１０に接続された第１のパリティジェネレータ１３０は、有利にはＸＯＲ結合装置であり、データビットに相応するパリティビットＰＢを発生しこのパリティビットＰＢを第１のシフトレジスタ１１０に入力するのに使用される。
【００５８】
伝送フレームＵ１、Ｕ２乃至はＵ３は１１ビットから構成される、すなわち、スタートビットＳＴＢ、８個のデータビットｂ０〜ｂ７、パリティビットＰＢ及びストップビットＳＯＢから構成される。従って、ダウンカウンタ１２０は、クロック信号ＣＬＫの１１クロックサイクルの後でその都度同期パルスＳＹＮＣを発生するように調整される。この同期パルスＳＹＮＣによって、第１のシフトレジスタ１１０は、第１の内部バス１０５で出力側レジスタ１００を介して供給されるデータビットｂ０〜ｂ７、第１のパリティジェネレータ１３０から供給されるパリティビットＰＢならびに内部でスタートビットＳＴＢ及びストップビットＳＯＢをロードする。その後これら１１ビットがデータラインＤＳにシフトされて送出されるまでは、すなわちクロック信号ＣＬＫの１１クロックサイクルの間は、この第１のシフトレジスタ１１０に新たにロードされることがあってはならない。
【００５９】
図３に示された例では、第２の伝送フレームＵ２だけが有効なデータ、すなわち、＃０８（六角形の０８＝バイナリで００００１０００）を含んでいる。これに対して第１及び第３の伝送フレームＵ１乃至はＵ３は有効なデータを含んでいない。というのも、パリティビットは偶数パリティに調節されているからである。すなわち、１のビットの総数が偶数である場合にはパリティビットは０であるが、Ｕ１乃至はＵ３のバイナリデータは１１１１１１１１であるのにパリティビットが０ではないからである。
【００６０】
このような無効データは実際にはめったに外部の妨害によって発生しない。しかし、このような無効データは本発明のデータ伝送装置の送信装置１０の部分としてのＰ／Ｓ変換装置の第２の実施形態をもたらす。
【００６１】
第２の実施形態では、ダウンカウンタ１２０の代わりに、所定の同期フレームＳＹＮＣ＿ＷＯＲＴを発生し、シリアルデータストリームに、すなわちノーマルな有効な伝送フレームの間にこの所定の同期フレームＳＹＮＣ＿ＷＯＲＴを第１のシフトレジスタ１１０の出力側１１２で挿入するための（図２には図示されていない）同期フレーム発生装置が設けられる。この同期フレームＳＹＮＣ＿ＷＯＲＴに対してまさに図３に示されている第１及び第３の伝送フレームの形式が選択される。すなわち、８個全てのデータビット及びパリティビットが１である。
【００６２】
各々のノーマルな伝送フレームの後に同期フレームＳＹＮＣ＿ＷＯＲＴを挿入することも可能だが、この第２の実施形態では適用条件に応じて伝送フレームの後にのみ同期フレームＳＹＮＣ＿ＷＯＲＴを挿入するか、又はその都度比較的多数のノーマルな伝送フレームの後に同期フレームＳＹＮＣ＿ＷＯＲＴを挿入することができる。このことは当然受信側で相応に考慮されなければならない。
【００６３】
図４は本発明のデータ伝送装置の第１の実施形態による受信装置２０の部分としてのＳ／Ｐ変換装置のブロック回路図を示している。
【００６４】
図４では参照符号２００によって１１ビット幅を有する第２のシフトレジスタが示されており、この第２のシフトレジスタはデータラインＤＳに接続されたシリアル入力側２０１、パラレル出力側２０２、クロック入力側２０３及びリセット入力側２０４を有する。参照符号２０５によって１１ビット幅の第２の内部バスが示されている。参照符号２１０によって８ビット幅を有する出力側レジスタが示されている。この出力側レジスタは、パラレル入力側２１１、パラレル出力側２１２、クロック入力側２１３、リセット入力側２１４及びロード信号入力側２１５を有する。参照符号２３０によってパリティジェネレータが示されており、このパリティジェネレータはパラレル入力側２３１及びパリティビット出力側２３２を有する。参照符号２３５によって第１の入力側２３６、第２の入力側２３７及び出力側２３８を有するＡＮＤゲートが示されている。参照符号２４０によってステータス／コントロールレジスタが示されており、参照符号２５０によってエラーメモリが示されており、そして参照符号２６０によって８ビット幅のデータバスが示されている。この８ビット幅のデータバスは（図４には図示されていない）出力段ＩＣのパラレル入力ポートに接続されている。
【００６５】
図５は本発明のデータ伝送装置の第１の実施形態によるＳ／Ｐ変換装置の信号の時間経過を示す線図が示している。
【００６６】
図５には、ＣＬＫでクロック信号が、ＳＹＮＣで同期パルスから成る同期信号が、ＳＤＡＴＡでデータラインＤＳにおけるシリアルデータストリームが、ＬＯＡＤでロード信号が、Ａ２１２で出力側レジスタ２１０の出力側２１２における出力データが示されている。さらに、Ｕ１〜Ｕ３によって第１〜第３の伝送フレームが示されており、ＤＡＴＡ＿ＷＯＲＴによって８個のデータビットｂ０〜ｂ７までから構成されるデータワードが示され、ＳＹＮＣ＿ＷＯＲＴによって無効なデータ乃至は同期フレームが示され、ＳＴＢによってスタートビットが、ＳＯＢによってストップビットが、ＰＢによってパリティビットが示されている。時間軸はこの場合左側から右側へと水平方向に経過している。
【００６７】
図４及び図５を参照しつつ本発明のデータ伝送装置の第１の実施形態によるＳ／Ｐ変換装置の動作を説明する。
【００６８】
クロック信号ＣＬＫによってクロックされる第２のシフトレジスタ２００は、シリアル入力側２０１でシリアルデータストリームＳＤＡＴＡを受信し、相応のパラレル出力信号をパラレル出力側２０２から出力するのに使用される。第２の内部バス２０５は、第２のシフトレジスタ２００の出力側２０２を出力側レジスタ２１０の入力側２１１に接続するために使用される。
【００６９】
クロック信号ＣＬＫによってクロックされる出力側レジスタ２１０は、第２のシフトレジスタ２００のパラレル出力信号をそのパラレル入力側２１１で受信し、パラレルデータストリームをそのパラレル出力側２１２から出力するのに使用される。このパラレル出力側２１２はデータバス２６０を介して出力段ＩＣに接続されている。
【００７０】
第２の内部バス２０５及び出力側レジスタ２１０に接続された第２のパリティジェネレータ２３０は、伝送フレームのデータビットに相応するパリティビットＰＢを発生し、このパリティビットＰＢをＡＮＤゲート２３５の入力側２３６に入力信号として入力するのに使用される。このＡＮＤゲート２３５の他の入力側２３７には同期信号ＳＹＮＣが供給される。このＡＮＤゲート２３５の出力側２３８における出力信号は、出力側レジスタ２１０に対するロード信号として使用される。
【００７１】
シリアルデータストリームはクロック同期して第２のシフトレジスタ２００に読み込まれる。出力側レジスタ２１０は１１クロックサイクルの後にその都度第２の内部バス２０５を介して伝送される第２のシフトレジスタのパラレル出力信号を読み込むために同期パルスＳＹＮＣによって制御される。これには、ＡＮＤゲート２３５によって、第２のパリティジェネレータ２３０から供給されるパリティビットＰＢがデータビットｂ０〜ｂ７に相応するという条件が結びついている。言い換えれば、エラー伝送されたデータも同期フレーム（第２の実施形態）もこの出力側レジスタ２１０には読み込まれないのである。よって、この出力側レジスタのパラレル出力側２１２には有意味な８個のデータビットｂ０〜ｂ７のみが現れる。
【００７２】
Ｐ／Ｓ変換装置の前述の第２の実施形態では、Ｓ／Ｐ変換装置は、ＡＮＤゲート２３５の代わりに、所定の同期フレームＳＹＮＣ＿ＷＯＲＴを第２のシフトレジスタ２００で識別するための同期フレーム識別装置を有する。この場合、出力側レジスタ２１０は、第２の内部バス２０５を介して伝送される第２のシフトレジスタのパラレル出力信号を読み込むためにこの同期フレーム識別装置及びパリティビットによって制御される。
【００７３】
例えば、同期フレームＳＹＮＣ＿ＷＯＲＴが識別されるまでは、同期フレーム識別装置によってシリアルデータストリームは第２のシフトレジスタ２００でサンプリングされる。この結果、第２の内部バスを介して伝送されるパラレル出力信号のパリティビットが適切である場合、同期フレーム識別装置は、この第２の内部バスを介して伝送されるパラレル出力信号を読み込むために１１クロックサイクル後に出力側レジスタ２１０を制御する。
【００７４】
一般的には伝送エラーが発生した場合、伝送は繰り返されず、最後の状態が保持される。よって、本発明のデータ伝送装置の伝送は絶え間なく連続的に行われ、マイクロコントローラにおける出力状態の変化なしにできるだけ大きな反復レートでこの状態が絶え間なく伝送される。
【００７５】
受信装置２０のステータス／コントロールレジスタ２４０は、データビット幅及びパリティビットのプログラミング、ならびに出力段ＩＣの状態（例えばアクティブか又は非アクティブか）乃至はエラーメモリ２５０の状態（例えばデータ伝送エラーの総数）に関する出力を可能にする。
【００７６】
本発明のＰ／Ｓ変換装置及び本発明のＳ／Ｐ変換装置においては、一般的にインターフェース速度に影響を及ぼす若干の遅延が発生する。マイクロコントローラからのパラレルデータストリームがシステムクロックに対して非同期に変化するので、同様に若干の遅延が発生する。
【００７７】
次のテーブルＩは前述の第１及び第２の実施形態の回路における様々な遅延時間を記述している。
【００７８】
テーブルＩ
システムクロック周期 Ｔ_CLK
遅延 入力側レジスタ １*Ｔ_CLK
遅延 シフトレジスタ １*Ｔ_CLK
遅延 出力側レジスタ １*Ｔ_CLK
遅延 データ ８*Ｔ_CLK
遅延 スタートビット、ストップビット、パリティビット ３*Ｔ_CLK
遅延 伝送フレーム １１*Ｔ_CLK
遅延 同期フレーム １１*Ｔ_CLK
このテーブルＩから第１の実施形態に対しては最小遅延時間は１４*Ｔ_CLKであり、最大遅延時間は２４*Ｔ_CLKであり、ならびに出力データに対する更新（アップデート）時間は１１*Ｔ_CLKであることがわかる。これは、クロック周波数ｆ_CLK＝１/Ｔ_CLK＝１０ＭＨｚの場合には、最小遅延時間１.４μｓ、最大遅延時間２.４μｓ、ならびに出力データに対する更新時間１.１μｓに相応する。
【００７９】
さらに、このテーブルＩから第２の実施形態に対しては（伝送フレーム１個おきに同期フレームがあると仮定して）最小遅延時間は１４*Ｔ_CLKであり最大遅延時間は３５*Ｔ_CLKであり、ならびに出力データに対する更新（アップデート）時間は２２*Ｔ_CLKであることがわかる。これは、クロック周波数ｆ_CLK＝１/Ｔ_CLK＝１０ＭＨｚの場合には、最小遅延時間１.４μｓ、最大遅延時間３.５μｓ、ならびに出力データに対する更新時間２.２μｓに相応する。
【００８０】
上述のように本発明を有利な実施例にもとづいて説明したが、本発明はこの実施例に限定されるものではなく、多様なやり方で修正可能である。
【００８１】
とりわけ有利な本発明の上述の実施形態の適用事例は自動車の制御機器であり、マイクロコントローラと出力段ＩＣとは数ｃｍ〜数１０ｃｍ、有利には１０〜２０ｃｍのオーダーの僅かな距離しか離れていない。しかし、本発明は原理的にはあらゆるデータ伝送形式に適する。
【００８２】
データ伝送の同期化のさらに別の手段は、１と２分の１のデータビット長を有するスタートビットを使用することである。この場合、（正及び負の）各クロックパルスエッジによってシリアルデータストリームがサンプリングされる。従って、このスタートビットは３個のクロックパルスエッジを介して識別され、データビット乃至はストップビットは２個のエッジによって識別される。この評価方法は同期ワードによる同期化を使用しないが、回路コンポーネントのタイミングに対して比較的高い要求を出す。
【００８３】
一般的には本発明は８ビット幅のパラレルデータをシリアルデータに変換しそして逆変換することに適しているだけでなく、相応のデータバスに接続される任意のｎビット（ｎ＝自然数）幅のパラレル出力ポートをマイクロコントローラに設けることもできる。従って、この場合、シリアル伝送フレームの長さは前述の実施例によればｎ＋３ビットに変更される。
【図面の簡単な説明】
【図１】本発明のデータ伝送装置の概略的なブロック回路図である。
【図２】本発明のデータ伝送装置の第１の実施形態による送信装置の部分としてのＰ／Ｓ変換装置のブロック回路図である。
【図３】本発明のデータ伝送装置の第１の実施形態によるＰ／Ｓ変換装置の信号の時間経過を表す線図である。
【図４】本発明のデータ伝送装置の第１の実施形態による受信装置の部分としてのＳ／Ｐ変換装置のブロック回路図である。
【図５】本発明のデータ伝送装置の第１の実施形態によるＳ／Ｐ変換装置の信号の時間経過を表す線図である。
【図６】付加的なシリアルＳＰＩ診断インターフェースを有するマイクロコントローラによる出力段ＩＣの通常のパラレル制御を表す概略図である。
【図７】マイクロコントローラによる出力段ＩＣの本発明のシリアル制御の基本思想を表す概略図である。
【符号の説明】
１０ 送信装置
１２ Ｐ／Ｓ変換装置
２０ 受信装置
２２ Ｓ／Ｐ変換装置
ＰＳ シリアルポート
ＥＳ シリアルポート
ＤＳ データライン
１４０ 同期ライン
１５０ クロックライン
ＡＣＬ クロック出力側
ＥＣＬ クロック入力側
２５ 診断インターフェース
ＡＤ 診断ポート
ＥＤ 診断ポート
５０ パラレルデータバス
１００ 入力側レジスタ
１０１ 入力側レジスタの入力側
１０２ 入力側レジスタの出力側
１０３ 入力側レジスタのクロック入力側
１０４ 入力側レジスタのリセット入力側
１０５ 第１の内部バス
１１０ 第１のシフトレジスタ
１１１ 第１のシフトレジスタの入力側
１１２ 第１のシフトレジスタの出力側
１１３ 第１のシフトレジスタのクロック入力側
１１４ 第１のシフトレジスタのリセット入力側
１１５ 第１のシフトレジスタのロード入力側
１１６ 第１のシフトレジスタのパリティビット入力側
１２０ ダウンカウンタ
１２３ ダウンカウンタのクロック入力側
１２４ ダウンカウンタのリセット入力側
１２５ ダウンカウンタのロード入力側
１２６ ダウンカウンタの同期出力側
１３０ 第１のパリティジェネレータ
１３１ 第１のパリティジェネレータの入力側
１３２ 第１のパリティジェネレータの出力側
１６０ リセットライン
ＣＬＫ クロック信号
ＲＥＳＥＴ リセット信号
ＳＹＮＣ 同期信号
Ｅ１０１ １０１における信号
Ａ１０２ １０２における信号
ＳＤＡＴＡ シリアルデータストリーム
Ｕ１，Ｕ２，Ｕ３ 伝送フレーム
ＤＡＴＡ＿ＷＯＲＴ データワード
ＳＹＮＣ＿ＷＯＲＴ 同期フレーム
ＳＴＢ スタートビット
ＳＯＢ ストップビット
ＰＢ パリティビット
ｂ０〜ｂ７ データビット
２００ 第２のシフトレジスタ
２０１ 第２のシフトレジスタの入力側
２０２ 第２のシフトレジスタの出力側
２０３ 第２のシフトレジスタのクロック入力側
２０４ 第２のシフトレジスタのリセット入力側
２０５ 第２の内部バス
２１０ 出力側レジスタ
２１１ 出力側レジスタの入力側
２１２ 出力側レジスタの出力側
２１３ 出力側レジスタのクロック入力側
２１４ 出力側レジスタのリセット入力側
２１５ 出力側レジスタのロード入力側
２３０ 第２のパリティジェネレータ
２３１ 第２のパリティジェネレータの入力側
２３２ 第２のパリティジェネレータの出力側
２３５ ＡＮＤゲート
２３６ ＡＮＤゲートの第１の入力側
２３７ ＡＮＤゲートの第２の入力側
２３８ ＡＮＤゲートの出力側
２４０ ステータス／コントロールレジスタ
２５０ エラーメモリ
２６０ データバス
ＬＯＡＤ ロード信号
Ａ２１２ ２１２における信号
Ｐ０〜Ｐ７ パラレルポート
Ｄ０〜Ｄ７ データライン
Ｅ０〜Ｅ７ データ入力側

Claims (9)

1. 送信装置（１０）から受信装置（２０）へ、例えば自動車の制御機器のマイクロコントローラ（μＣ）から出力段ＩＣ（ＩＣＥ）へ単方向シリアルデータ伝送をするためのデータ伝送装置において、
   該データ伝送装置は、前記送信装置（１０）に設けられるＰ／Ｓ変換装置（１００、１０５、１１０）と、前記受信装置（２０）に設けられるＳ／Ｐ変換装置（２００、２０５、２１０）と、クロック信号発生装置と、同期装置（１２０）とを有し、
   ａ）前記送信装置（１０）に設けられる前記Ｐ／Ｓ変換装置（１００、１０５、１１０）は、前記送信装置（１０）に供給されるパラレルデータストリームを所定のフォーマットの伝送フレーム（Ｕ１，Ｕ２，Ｕ３）を有するシリアルデータストリーム（ＳＤＡＴＡ）に変換し、さらに該シリアルデータストリーム（ＳＤＡＴＡ）をデータ伝送チャネル（ＤＳ）を介して前記受信装置（２０）に伝送するためのものであり、
   ｂ）前記受信装置（２０）に設けられる前記Ｓ／Ｐ変換装置（２００、２０５、２１０）は、伝送された前記シリアルデータストリーム（ＳＤＡＴＡ）をパラレルデータストリームに逆変換するためのものであり、
   ｃ）前記クロック信号発生装置は、クロック信号（ＣＬＫ）を発生し、該クロック信号（ＣＬＫ）を前記Ｐ／Ｓ変換装置（１００、１０５、１１０）及び前記Ｓ／Ｐ変換装置（２００、２０５、２１０）に供給し、それぞれの変換動作を連続的に同相クロックで実施するためのものであり、
   ｄ）前記同期装置（１２０）は、前記Ｐ／Ｓ変換装置（１００、１０５、１１０）の変換動作に相応して同期信号（ＳＹＮＣ；ＳＹＮＣ＿ＷＯＲＴ）を発生し、さらに該同期信号（ＳＹＮＣ；ＳＹＮＣ＿ＷＯＲＴ）を前記Ｓ／Ｐ変換装置（２００、２０５、２１０）にそれぞれの変換動作を同期させるために供給するためのものであり、
   ｅ）前記Ｐ／Ｓ変換装置（１００、１０５、１１０）は、クロック信号（ＣＬＫ）によってクロックされる入力側レジスタ（１００）と、前記クロック信号（ＣＬＫ）によってクロックされる第１のシフトレジスタ（１１０）と、第１の内部バス（１０５）とを有し、
   前記入力側レジスタ（１００）はパラレルデータストリームをパラレル入力側（１０１）で受信し、さらに相応のパラレル出力信号をパラレル出力側（１０２）から出力するためのものであり、
   前記第１のシフトレジスタ（１１０）は、前記パラレル出力信号を受信するためのパラレル入力側（１１１）と、シリアルデータストリームをデータ伝送チャネル（ＤＳ）に出力するためのシリアル出力側（１１２）とを有し、
   前記第１の内部バス（１０５）は前記入力側レジスタ（１００）の出力側（１０２）を前記第１のシフトレジスタ（１１０）の入力側（１１１）に接続するためのものであり、
   ｆ）前記Ｓ／Ｐ変換装置（２００、２０５、２１０）は、クロック信号（ＣＬＫ）によってクロックされる第２のシフトレジスタ（２００）と、前記クロック信号（ＣＬＫ）によってクロックされる出力側レジスタ（２１０）と、第２の内部バス（２０５）とを有し、
   前記第２のシフトレジスタ（２００）はシリアルデータストリームをシリアル入力側（２０１）で受信し、相応のパラレル出力信号をパラレル出力側（２０２）から出力するためのものであり、
   前記出力側レジスタ（２１０）は前記第２のシフトレジスタ（２００）のパラレル出力信号をパラレル入力側（２１１）で受信し、パラレルデータストリームをパラレル出力側（２１２）から出力するためのものであり、
   前記第２の内部バス（２０５）は前記シフトレジスタ（２００）の出力側（２０２）を前記出力側レジスタ（２１０）の入力側（２１１）に接続するためのものであり、
   ｇ）前記同期装置は、クロック信号（ＣＬＫ）によってクロックされるダウンカウンタ装置（１２０）を有し、該ダウンカウンタ装置（１２０）は所定のダウンカウントサイクルの後に、伝送フレーム（Ｕ１，Ｕ２，Ｕ３）の所定のフォーマットに相応してその都度 同期パルス（ＳＹＮＣ）を発生するためのものであり、
   ｈ）前記第１のシフトレジスタ（１１０）は、第１の内部バス（１０５）を介して伝送される入力側レジスタ（１００）の出力信号を読み込むために、ロード信号としての前記同期パルス（ＳＹＮＣ）によって制御され、
   ｉ）前記Ｐ／Ｓ変換装置（１００、１０５、１１０）は第１の内部バス（１０５）及び第１のシフトレジスタ（１１０）に接続された第１のパリティジェネレータ（１３０）を有し、
   該第１のパリティジェネレータ（１３０）はデータビットに相応するパリティビット（ＰＢ）を発生し、該パリティビット（ＰＢ）を前記第１のシフトレジスタ（１１０）に入力するためのものであり、該第１のシフトレジスタは、前記パリティビットを読み出すために前記同期パルス（ＳＹＮＣ）によって制御され、
   ｊ）前記Ｓ／Ｐ変換装置（２００、２０５、２１０）は、第２の内部バス（２０５）及び出力側レジスタ（２１０）に接続された第２のパリティジェネレータ（２３０）を有し、該第２のパリティジェネレータ（２３０）は伝送フレームのデータビットに相応するパリティビット（ＰＢ）を発生し、
   ｋ）前記Ｓ／Ｐ変換装置（２００，２０５，２１０）はＡＮＤゲート（２３５）を有し、該ＡＮＤゲートは前記第２のパリティジェネレータ（２３）の前記パリティビット（ＰＢ）と前記同期パルス（ＳＹＮＣ）を受信し、該パリティビットと同期パルスに依存してロード信号を形成し、
   該ロード信号は前記出力レジスタ（２１０）を前記同期パルス（ＳＹＮＣ）と前記パリティビット（ＰＢ）によって、前記第２の内部バス（２０５）を介して伝送された前記第２のシフトレジスタ（２００）の前記パラレル出力信号を読み出すために制御し、
   これにより前記出力レジスタ（２１０）へエラー伝送された伝送フレーム（Ｕ１，Ｕ２，Ｕ３）の読み出しが阻止され、
   ｌ）前記同期パルス（ＳＹＮＣ）は別個の同期線路（１４０）を介して前記第１のシフトレジスタ（１１０）および前記出力レジスタ（２１０）に伝送される、ことを特徴とするデータ伝送装置。
2. 同期装置は、所定の同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）を発生し、該所定の同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）を第１のシフトレジスタ（１１０）の出力側（１１２）でシリアルデータストリームに挿入するための同期フレーム発生装置を有することを特徴とする請求項１記載のデータ伝送装置。
3. 同期装置は、所定の同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）を発生し、該所定の同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）を第１のシフトレジスタ（１１０）の出力側（１１２）でシリアルデータストリームに挿入するための同期フレーム発生装置を有し、
   Ｓ／Ｐ変換装置（２００、２０５、２１０）は、第２のシフトレジスタ（２００）で前記所定の同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）を識別するための同期フレーム識別装置を有し、
   さらに、出力側レジスタ（２１０）は第２の内部バス（２０５）を介して伝送された第２のシフトレジスタ（２００）のパラレル出力信号を読み込むために前記同期フレーム識別装置によって制御されることを特徴とする請求項１または２記載のデータ伝送装置。
4. 伝送フレーム（Ｕ１，Ｕ２，Ｕ３）の所定のフォーマットは、スタートビット（ＳＴＢ）、所定のビット数から成るデータワード（ＤＡＴＡ＿ＷＯＲＴ；ｂ０〜ｂ７），パリティビット（ＰＢ）及びストップビット（ＳＯＢ）を有し、
   さらに、第１及び第２のシフトレジスタ（１１０；２００）の幅は前記所定のフォーマットに相応することを特徴とする請求項１〜３までのうちの１項記載のデータ伝送装置。
5. 同期フレーム（ＳＹＮＣ＿ＷＯＲＴ）はフォーマットを有し、該フォーマットにおいては、全てのデータビット（ｂ０‐ｂ７）がセットされており、さらにパリティビット（ＰＢ）はデータワード（ＤＡＴＡ＿ＷＯＲＴ；ｂ０‐ｂ７）のパリティには相応していないことを特徴とする請求項４記載のデータ伝送装置。
6. 送信装置（１０）は、パラレルデータストリームのデータワード幅を変更するための装置及び同期信号（ＳＹＮＣ，ＳＹＮＣ＿ＷＯＲＴ）を相応に整合するための装置を有することを特徴とする請求項１〜５までのうちの１項記載のデータ伝送装置。
7. 受信装置（２０）は、パラレルデータストリームのデータワード幅及びパリティビットをプログラミングし前記受信装置（２０）のステータスを出力するためのステータス／コントロールレジスタ（２４０）を有することを特徴とする請求項１〜６までのうちの１項記載のデータ伝送装置。
8. 受信装置（２０）はデータエラー伝送を記憶するためのエラーメモリ（２５０）を有することを特徴とする請求項１〜７までのうちの１項記載のデータ伝送装置。
9. 送信装置（１０）と受信装置（２０）との間には、別個のシリアルインターフェース、例えばＳＰＩインターフェース（２５）が診断関数の伝送のために設けられていることを特徴とする請求項１〜８までのうちの１項記載のデータ伝送装置。

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