JPH05211540A - モデム制御信号のためのマルチプレクス機構 - Google Patents

モデム制御信号のためのマルチプレクス機構

Info

Publication number
JPH05211540A
JPH05211540A JP4160904A JP16090492A JPH05211540A JP H05211540 A JPH05211540 A JP H05211540A JP 4160904 A JP4160904 A JP 4160904A JP 16090492 A JP16090492 A JP 16090492A JP H05211540 A JPH05211540 A JP H05211540A
Authority
JP
Japan
Prior art keywords
bit stream
division multiplexed
time division
packet
line interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4160904A
Other languages
English (en)
Inventor
Ciaran B Close
ビー クローズ シアラン
Bryan T Campbell
ティー キャンベル ブライアン
Una M Quinlan
エム クウィンラン ウナ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Digital Equipment Corp
Original Assignee
Digital Equipment Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Digital Equipment Corp filed Critical Digital Equipment Corp
Publication of JPH05211540A publication Critical patent/JPH05211540A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】 【目的】 コンピュータプロセッサと複数のモデムとの
間に必要とされる通信ワイヤの本数を減少する方法及び
装置を提供する。 【構成】 複数のラインインターフェイスをそれに対応
するモデムポートに接続する装置において、状態及び制
御信号がデータ流に時分割マルチプレクス（ＴＤＭ）さ
れた後に、デバイス間で交換される。これは、必要とさ
れる通信ワイヤの本数を実質的に減少し、多数のモデム
をラインインターフェイスカードに接近して接続できる
ようにする。モデムポートに接続されたパケット確認回
路は、ＴＤＭデータ流の信号が適当なモデムポートに送
信されるように確保する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ホストプロセッサと一
連のモデムとの間にモデム制御及び状態信号を転送する
方法及び装置に係る。より詳細には、本発明は、ホスト
プロセッサと一連のモデムとの間の接続であって、モデ
ム制御及び状態信号を時分割マルチプレクス形態で転送
してホストプロセッサとモデムとの間のワイヤ接続の数
を少なくすることのできる接続を提供する。
【０００２】
【従来の技術】コンピュータと外界とを結ぶより一般的
な手段の１つは、変調器／復調器（モデム）を介して通
信することである。ホストプロセッサとモデムとの間の
接続には複数の種々の通信ワイヤが必要とされる。これ
らの通信ワイヤは、モデムを動作するための接地信号、
状態信号、制御信号、クロック信号及びデータ信号を含
む。
【０００３】
【発明が解決しようとする課題】コンピュータプロセッ
サに対する処理速度が高くなってきているので、１つの
コンピュータデバイスを多数のモデムにその各々のライ
ンインターフェイスを経て接続することができる。不都
合なことに、各モデムは、それ自体とその各々のライン
インターフェイスとの間にそれ自身の１組の通信ワイヤ
を必要とする。コンピュータプロセッサに接続されるモ
デムの個数が増すにつれて、より多くの通信ワイヤが必
要になる。例えば、標準的なモデムプロトコルにおいて
は、適切な動作を行うための制御信号、状態信号、クロ
ック信号及びデータ信号を転送するだけで、１６本もの
通信ワイヤが必要になる。コンピュータプロセッサに８
個のモデムが接続される場合には、全部で少なくとも１
２８本の通信ワイヤが必要となる。このように多くのワ
イヤをラインインターフェイスとモデム分配パネルとの
間に接続することは物理的に困難である。
【０００４】
【課題を解決するための手段】本発明は、コンピュータ
プロセッサと複数のモデムとの間に必要とされる通信ワ
イヤの本数を減少するための方法及び装置を提供する。
複数のモデムのための各ラインインターフェイスは、マ
ルチプレクスシリアル通信コントローラを経てリモート
モデム分配モジュールに接続される。モジュール及びモ
デムの全ての制御信号は、ラインインターフェイスとシ
リアル通信コントローラとの間に送信され、該コントロ
ーラはこれら信号を時分割マルチプレクス（ＴＤＭ）し
た後にリモート分配モジュールへ送信する。
【０００５】リモート分配モジュールは、マルチプレク
スシリアル通信コントローラからのシリアルデータ流と
してＴＤＭデータを受け取るパケット受信器を備えてい
る。適当な信号が分配パネルのモデムに転送されるよう
確保するために、シリアルＴＤＭデータ流の最初の数ビ
ットがパケット確認回路により所定のパターンに対して
チェックされる。このようなパターンに一致すると、Ｔ
ＤＭデータ信号がラッチされ、モデム制御及び状態信号
が適当なモデムに送信される。
【０００６】リモート分配モジュールは、各モデムに接
続されたパケットジェネレータを備えている。モデム及
びリモート分配モジュールによってラインインターフェ
イスに送られるべき状態データは、パケットジェネレー
タにより、ＴＤＭフォーマットで送信される。ＴＤＭデ
ータは、マルチプレクスシリアル通信コントローラによ
って受け取られ、適当なラインインターフェイスへ伝え
られる。
【０００７】テストモードにおいて、シリアル通信コン
トローラは自動ループバックを開始することができる。
この動作において、ＴＤＭデータはパケット受信器を経
てパケットジェネレータへ通され、マルチプレクスシリ
アル通信コントローラへ戻される。この点において、コ
ントローラは、ＴＤＭデータがコントローラとリモート
分配モジュールとの間で適切に受信及び送信されたこと
を照合することができる。
【０００８】
【実施例】以下、添付図面を参照して本発明の好ましい
実施例を詳細に説明する。図１には、ラインインターフ
ェイスカード１とリモート分配パネル３との間の接続が
示されている。ラインインターフェイスカードは、６４
Ｋｂｐｓの低速同期伝送線インターフェイスカードであ
る。このインターフェイスカード１は、８個のシリアル
ポート５が設けられたリモート分配パネル３に接続さ
れ、各ポートはモデムに接続されて、ラインインターフ
ェイスカード１のための８個の別々の独立した低速通信
チャンネルが構成される。分配パネル３は、１．２ない
し６４Ｋｂｐｓの範囲のライン速度をもつＶ．１１／Ｅ
ＩＡ−ＲＳ４２２、Ｖ．３５及びＶ．２８／ＥＩＡ−Ｒ
Ｓ−２３２−Ｄモデム制御及び信号基準の１つに対し、
例えば、その接続性をサポートする。ポート５は５０ワ
イヤのケーブル７によってラインインターフェイス９に
接続され、このインターフェイス９は、各々３ラインイ
ンターフェイス１１を構成する３つのモトローラＭＣ６
８３０２集積マルチプロトコルプロセッサより成る。こ
のＭＣ６８３０２プロセッサは、１６及び３２ビットＣ
ＲＣ発生及びチェック、ＨＤＬＣ及びＬＡＰＢデータリ
ンク層プロトコル、並びにＮＲＺ及びＮＲＺＩデータエ
ンコードフォーマットをサポートする。
【０００９】ラインインターフェイスカード１はライン
インターフェイスプロセッサ１１各々のサブセットを使
用し、即ちラインインターフェイス１１を構成する各プ
ロセッサ内の３つのシリアル通信コントローラ（ＳＣ
Ｃ）を合計９個のＳＣＣ構成として使用する。８個のＳ
ＣＣはシリアル通信制御に使用され、その各々は分配パ
ネル３の８個のポート５の１つに対して専用とされる。
９番目のＳＣＣは、５０ワイヤのケーブル７のワイヤサ
ブセットを通してポート５に接続される８個のモデムに
より必要とされるモデム及びモジュール信号をマルチプ
レクスするのに使用される。又、ラインインターフェイ
スカード１は、ＲＡＭのようなメモリ１３と、中央バス
７に接続されたプロセッサ１５も備えている。メモリ１
３及びプロセッサ１５は、ラインインターフェイスカー
ド１の制御を容易にするために使用できる。更に、中央
バス７は、バスインターフェイス１９を経てシステムバ
ス２１に接続される。これにより、システムバス２１に
接続された他の構成要素が、リモート分配パネル３に接
続されたモデムと通信することができる。
【００１０】一般に、モデムは、完全なモデム制御デー
タ通信を行うためにモデムとラインインターフェイスカ
ード１との間で複数（例えば、１６）の信号を転送する
ことを必要とする。これらの信号には、制御信号、デー
タ信号、クロック信号及び状態信号が含まれる。リモー
ト分配パネル３は８個のモデムに接続される。１６の制
御信号、データ信号、クロック信号及び状態信号がライ
ンインターフェイスカード１とモデムとの間に送られる
のに加えて、接地及び電圧レベル信号も必要とされる。
ラインインターフェイスカード１は５０ワイヤのケーブ
ル７を経てリモート分配パネル３に直結される。リモー
ト分配パネル３が８個のモデムに接続される場合には、
ラインインターフェイスカード１と分配パネル３との間
に少なくとも１２８の信号を転送することが必要とされ
る。このような多数の信号ラインを固定配線することは
困難であるから、本発明による時分割マルチプレクス
（ＴＤＭ）機構を用いて本数が３６に減少される。
【００１１】図２には、リモートパネル３とラインイン
ターフェイスカード１との間の接続が一般的なブロック
図の形態で示されている。ラインインターフェイスカー
ド１は、５０の信号ライン３１ないし５３を構成する５
０ワイヤのケーブル７を経てリモート分配パネル３に接
続される。最初の１４ラインは、標準的な接地及び電圧
接続のためのものである。その６本のラインは接地ライ
ン３１であり、４本は＋５ボルトライン３３であり、２
本は＋１２ボルトライン３５であり、そして２本は−１
２ボルトライン３７である。
【００１２】この例では、８個のモデムがリモート分配
パネル３に接続される。各モデムに対して１本づつの８
本のラインが送信データライン３９であり、そして各モ
デムに対して１本づつの８本のラインが受信データライ
ン４１である。更に、各モデムに対して１本づつの８本
のラインが受信済送信クロックライン４３であり、もう
８本のラインが受信済受信クロックライン４５である。
アサート時にリモート分配パネル３をリセットするリセ
ットライン４７もある。モデム制御及び状態信号は、全
て、ＴＤＭ送信及び受信ライン５１及び５３を経て転送
される。ライン５１及び５３の信号ラインとしてクロッ
ク信号ライン４９が割り当てられる。
【００１３】送信データライン３９、受信データライン
４１、送信クロックライン４３及び受信クロックライン
４５の全ての信号ラインは、ドライバ受信器インターフ
ェイス（図示せず）を経て各々のモデムに接続される。
送信ライン５１は、上記したように、ラインインターフ
ェイスカード１にある１つのＭＣ６８３０２集積マルチ
プロトコルプロセッサの１つのＳＣＣによって制御され
る。
【００１４】送信ライン５１の制御に割り当てられたＳ
ＣＣは、ＢＩＳＹＮＣ動作モードで動作するように構成
される。このＢＩＳＹＮＣ動作モードにおいては、１つ
のシリアルチャンネルがデータの受信及び送信に使用さ
れる。シリアルチャンネルの実際の動作は、ＭＣ６８３
０２プロセッサにおいてオーナーシップビットをトグル
することにより決定される。プロセッサは、予め選択さ
れたバッファの内容をビット直列でＳＣＣピンへ送出す
る。この実施例においては、データの送信及び受信に２
つの１０バイトバッファスペースが必要とされる。モデ
ム及びモジュール制御情報は、ラインインターフェイス
から送信バッファスペースへ書き込まれる。これに対
し、モデム及びモジュールの状態情報は、受信バッファ
スペースから読み取られる。指定されたＳＣＣは、送信
バッファの内容をプロセッサの各ＳＣＣピンへ送信す
る。このピンは、図２に示すようにＴＤＭ送信ライン５
２に直結される。
【００１５】図３には、リモート分配パネル３の受信及
び送信回路が示されている。信号クロック４９（図２）
は、２つのインバータ５５及び５７を経てパケット受信
器５９に接続される。ＴＤＭ送信ライン５１（図２）
も、パケット受信器５９に接続される。パケット受信器
５９は、ラインインターフェイスカード１の送信バッフ
ァからシリアル送信された制御信号の内容をシフトする
一連のシフトレジスタより成る。ＴＤＭ送信ライン５１
は、モデム及びモジュール制御信号をＴＤＭフォーマッ
トで送信する。これらシフトレジスタによって捕らえら
れる一連の全送信制御信号は、これらシフトレジスタに
おいてパケットフォーマットにある。パケットの最初の
８ビットは、一連のビットを有効パケットとして識別す
るフラグとして働くあるビットパターンを有している。
この実施例では、このビットパターンフラグが０１１１
１１１０である。パケット受信器５９はシフトレジスタ
より成るので、一連のデータの最初の８ビットがパケッ
ト確認回路６１へシフトされる。この最初の８ビットが
上記の予め選択されたビットパターン０１１１１１１０
に合致する場合には、パケット確認回路６１がイネーブ
ル信号をラッチコントローラ６３及びロードコントロー
ラ７０へ送信する。
【００１６】パケット受信器５９のパケットが有効であ
る場合には、ラッチコントローラ６３がラッチイネーブ
ル信号をモデム制御ラッチ６５へ送信する。モデム制御
ラッチ６５は、モデム制御信号６５ａ−ｅをシフトレジ
スタから各モデムへラッチする。これらの信号は、モデ
ム制御信号ドライバ６７を用いて適当なモデムへ送られ
る。この実施例では、リモート分配パネル３に接続され
た各モデムに対して５つの異なるモデム制御信号６５ａ
−ｅがある。即ち、ＲＴＳ（送信要求）６５ａと、ＤＴ
Ｒ（データターミナルレディ）６５ｂと、ＤＳＲＳ（デ
ータ速度レートセレクタ）６５ｃと、ＲＬ（リモートル
ープバック）６５ｄと、ＬＬ（ローカルループバック）
６５ｅである。
【００１７】モデム制御信号６５ａ−ｅに加えて、一連
の送信制御信号は、３つの異なるモジュール制御信号６
５ｆ−ｈも含んでいる。Ｃｌｏｃｋ １１３ ｏｎ信号
６５ｆは、ＣＣＩＴＴ１１３ピン外部シリアルインター
フェイスコネクタに接続された６４ＫＨｚクロックに対
するイネーブル信号である。各モデムごとに、１つのＣ
ｌｏｃｋ １１３ ｏｎ信号６５ｆがある。ＤＣＤ Ｃ
ＬＲ信号６５ｇは、上記したようにＤＣＤ ＯＮ検出回
路をリセットするのに用いられる。各モデムごとに、１
つのＤＣＤ ＣＬＲ信号６５ｇがある。リモート内部ル
ープバック（ＲＩＬ）信号６５ｈは、図３の受信／送信
回路を内部ループバックモードにする。これにより、ラ
インインターフェイスカード１と分配パネル３との間の
接続性を分析することができる。
【００１８】パケット受信器５９は、前記のＲＩＬ信号
６５ｈをラッチするモジュール制御信号ラッチ６９に接
続される。このモジュール制御信号ラッチ６９は、ラッ
チコントローラ６３からパケット確認情報も受信する。
モジュール制御信号ラッチ６９において有効なＲＩＬ信
号６５ｈを受信すると、ラッチコントローラ６３に禁止
信号が送られ、パケット受信器５９におけるデータのラ
ッチを禁止する。
【００１９】Ｃｌｏｃｋ １１３ ｏｎ信号６５ｆ及び
ＤＣＤ ＣＬＲ信号６５ｇは、モデム制御ラッチ６５に
ラッチされる。Ｃｌｏｃｋ １１３ ｏｎ信号６５ｆ
は、ＣＣＩＴＴ１１３制御回路７１に送られ、この回路
は、次いで、ＣＣＩＴＴ１１３ドライバ７３に接続され
る。クロック信号７５はドライバ回路７５に接続され、
このドライバ回路７５はこのクロック信号をＣＣＩＴＴ
１１３ドライバ７３のための６４ＫＨｚクロックに変換
する。ＤＣＤ ＣＬＲ信号６５ｇはＤＣＤ−ＯＮラッチ
７７に送られる。各チャンネルは、ＤＣＤがＯＦＦから
ＯＮに変化するときにフラグをセットする個々の回路を
有している。このフラグは、その特定のチャンネルに対
してＤＣＤ ＣＬＲ信号６５ｇが受信されるまでセット
されたままとなる。
【００２０】パケットジェネレータ７９は反転クロック
信号４９に接続される。又、ＲＩＬテスト中に送信デー
タをループバックするためにパケット確認回路６１にも
接続される。フラグ回路８１は、ＴＤＭ受信データ５３
の最初の８ビットをパケットフラグ０１１１１１１０に
プリセットするためにフラグバイト８１ａをパケットジ
ェネレータ７９に送信する。モジュール状態回路８３
は、２種類のモジュール状態を与えるためにパケットジ
ェネレータに接続される。モジュール識別（ＭＩＤ）８
３ａは、現在サポートされている電気的インターフェイ
ス基準（例えば、Ｖ．２８、Ｖ．１１、Ｖ．３５）を指
示する３ビット値である。モジュール改定番号（ＭＲ
Ｎ）８３ｂは、分配パネルのハードウェア改定数を指示
する３ビット値である。
【００２１】モデム状態信号受信器８５もパケットジェ
ネレータ７９に接続される。この受信器８５は、各モデ
ムから受け取った６つの異なるモデム状態信号８５ａ−
ｆを供給する。これらの信号は、ＣＴＳ（送信クリア）
信号８５ａと、ＤＳＲ（データセットレディ）信号８５
ｂと、ＤＣＤ（データキャリア検出）８５ｃと、ＳＭＩ
（スピードモード指示）信号８５ｄと、ＲＩ（リング指
示）信号８５ｅと、ＴＩ（テスト指示）信号とである。
又、モデム状態信号受信器８５は、ＤａｔａＣａｒｒｉ
ｅｒ Ｄｅｔｅｃｔ Ｏｎ（ＤＣＤ ＯＮ）信号をＤＣ
Ｄ−ＯＮラッチ７７に供給する。このＤＣＤ ＯＮ信号
の目的は、ＤＣＤ信号の状態変化（オフからオン）を確
実に検出することである。半二重動作モードにおいて最
小サイズのパケットを取り扱うときは、ＤＣＤ信号のア
サートが欠落したために正当なパケットが受け取られて
拒絶されるようなウインドウが存在する。この信号は、
ＤＣＤ信号がＯＦＦ状態からＯＮ状態へ変化するときだ
けセットされる。これはリセット信号が与えられるまで
セットされたままである。
【００２２】リセット信号４７は、モジュール制御信号
ラッチ６９及びＤＣＤ−ＯＮラッチ７７に直結される。
又、モジュール制御信号ラッチ６９は、ロード禁止信号
をロードコントローラ７０に送信して、ＲＩＬ信号の場
合にパケットジェネレータ７９をディスエイブルするこ
とができる。この状態では、パケットジェネレータ７９
は、パケット確認回路６１から送信データを単に送り返
すだけである。
【００２３】図４および図５には、パケット受信器５９
の回路図が示されている。このパケット受信器５９は、
複数のシフトレジスタ１０１ないし１１９で構成され
る。各シフトレジスタは、ナショナル・セミコンダクタ
社によって製造された７４ＬＳ１６４チップであるが、
これに限定されるものではない。クロック４９は、シフ
トレジスタ１０１ないし１０９の各々に接続される。送
信データライン５１は、第１シフトレジスタ１０１の第
１入力に接続される。
【００２４】送信ラインからシリアルに受け取ったデー
タは、シフトレジスタ１０１ないし１１９を経て連続的
にシフトされ、パケット確認回路６１へ送られる。適当
な０１１１１１１０ビットパターンフラグがパケット確
認回路のシフトレジスタ１２１へシフトされると、その
手前のシフトレジスタ１０１ないし１１９の値は有効と
され、信号ラッチ６５及び６９（図５参照）にラッチさ
れる。オプションとして、リセット信号ライン４７を全
てのシフトレジスタ１０１ないし１２１に接続してエラ
ーのあるデータがモデムに送られないよう確保すること
もできる。互いにビット直列に隣接することのできる制
御信号は５つ以下であることに注意するのが重要であ
る。これは、パケット確認回路６１が制御データをパケ
ットフラグ（この実施例では、６つの連続する「１」ビ
ットで構成される）と間違えないように保証する。
【００２５】図６ないし図９は、パケットジェネレータ
７９の回路図である。このパケットジェネレータ７９
も、一連のシフトレジスタ２０１ないし２２１より成
り、これもナショナル・セミコンダクタ社により製造さ
れた７４ＬＳ１６６であるがこれに限定されるものでは
ない。フラグ及び状態データは、図６ないし図９に示す
ように、シフトレジスタ２０１ないし２２１への各入力
においてモデムによって常時更新される。データがリモ
ート分配パネル３において異なった時間に受信及び送信
されるよう確保するために、クロック４７の反転したも
のがシフトレジスタ２０１−２２１へ接続される。又、
オプションとして、リセット信号ライン４７をシフトレ
ジスタ２０１ないし２２１の各々に接続することもでき
る。
【００２６】最後のシフトレジスタの上位ビットは、Ｔ
ＤＭ受信データライン５３に直結される。ロードコント
ローラ７０（図５）は、シフトレジスタ２０１ないし２
２１に直結される。ロードコントローラ７０からのイネ
ーブル信号は、シフトレジスタ２０１ないし２２１が、
モデム状態信号受信器８５、フラグ回路８１及びモジュ
ール状態回路８３（図３）を経てこれらシフトレジスタ
の個々の各レジスタに接続されるフラグ、状態及び制御
信号をロードするようにさせる。これらシフトレジスタ
にロードされたデータは、次いで、受信データライン５
３へ直列にシフトされて出される。ＭＣ６８３０２プロ
セッサは、正しい状態及び制御信号が適切なバッファに
書き込まれたりそこから読み取られたりするように適当
にプログラムされねばならないことが容易に明らかであ
ろう。
【図面の簡単な説明】
【図１】ラインインターフェイスカードとリモート分配
パネルとの間の接続を示すブロック図である。
【図２】図１のラインインターフェイスカードとリモー
ト分配パネルとの間のモデム接続を展開するためのブロ
ック図である。
【図３】図２に示されたリモート分配パネルの受信及び
送信回路を示すブロック図である。
【図４】図３に示す回路のパケット受信器の回路図であ
る。
【図５】図３に示す回路のパケット受信器の回路図であ
る。
【図６】図３に示す回路のパケットジェネレータの回路
図である。
【図７】図３に示す回路のパケットジェネレータの回路
図である。
【図８】図３に示す回路のパケットジェネレータの回路
図である。
【図９】図３に示す回路のパケットジェネレータの回路
図である。
【符号の説明】
１ ラインインターフェイスカード ３ リモート分配パネル ５ シリアルポート ７ ５０ワイヤのケーブル ９ ラインインターフェイス １１ ラインインターフェイスプロセッサ １３ メモリ １５ プロセッサ １９ バスインターフェイス ２１ システムバス ５９ パケット受信器 ６１ パケット確認回路 ６３ ラッチコントローラ ６９ モジュール制御信号ラッチ ７０ ロードコントローラ ７１ ６４ＫＨｚのＣＣＩＴＴ １１３制御回路 ７９ パケットジェネレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8529−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ａ (72)発明者 ブライアン ティー キャンベル アイルランド カウンティー ティッペラ リ クロンメル ウィロー パーク 137 (72)発明者 ウナ エム クウィンラン アイルランド ダブリン ６ダブリュー テンプルオーケ テンプルヴィル ドライ ヴ 112

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のモデムをラインカードの対応する
    ラインインターフェイスユニットへ接続するための装置
    において、 マルチワイヤケーブルを経て上記ラインインターフェイ
    スユニットの各々に接続されたリモート分配パネルを具
    備し、このリモート分配パネルは、 各々モデムに接続するための複数のシリアルポートを備
    え、上記ラインインターフェイスユニットの各々が上記
    マルチワイヤケーブルを経てこれら複数のシリアルポー
    トの１つに選択的に通信するようになっており、 更に、上記マルチワイヤケーブルの第１の予め選択され
    たワイヤを経て上記ラインカードに直結されたパケット
    受信器を備え、このパケット受信器は、第１の時分割マ
    ルチプレクスされたビット流を受け取り、このビット流
    は上記ポートの全てに対する制御信号を構成し、そして
    上記パケット受信器は上記第１の時分割マルチプレクス
    されたビット流をデマルチプレクスすると共に、上記制
    御信号をそれに対応するシリアルポートに送信すること
    を特徴とする装置。
  2. 【請求項２】 上記ラインインターフェイスユニットの
    各々はシリアル通信コントローラより成り、上記ライン
    カードは上記マルチワイヤケーブルと上記シリアル通信
    コントローラの各々との間に接続されたマルチプレクス
    シリアル通信コントローラを備えている請求項１に記載
    の装置。
  3. 【請求項３】 上記パケット受信器は、第１の時分割マ
    ルチプレクスされたビット流を入力するためにマルチワ
    イヤケーブルの第１の予め選択されたワイヤに入力が接
    続されたシフトレジスタデバイスと、その入力に接続さ
    れた複数の個々のレジスタであって、上記時分割マルチ
    プレクスされたビット流の各ビットがそれに対応する個
    々のレジスタに記憶されるまで上記入力の第１時分割マ
    ルチプレクスビット流のビットをシフトするようなレジ
    スタとを備えている請求項２に記載の装置。
  4. 【請求項４】 上記マルチプレクスシリアル通信コント
    ローラは、各々の上記シリアル通信コントローラから制
    御及び状態情報を受け取ってそれに対応するシリアルポ
    ートに通信し、上記マルチプレクスシリアル通信コント
    ローラは、上記シリアル通信コントローラから受け取っ
    た制御信号を上記第１の時分割マルチプレクスされたビ
    ット流に変換し、上記マルチプレクスシリアル通信コン
    トローラは、上記第１の時分割マルチプレクスされたビ
    ット流を上記マルチワイヤケーブルの上記第１の予め選
    択されたワイヤを経て上記リモート分配パネルへ送信す
    る請求項２に記載の装置。
  5. 【請求項５】 上記パケット受信器は、第１の時分割マ
    ルチプレクスされたビット流を入力するためにマルチワ
    イヤケーブルの第１の予め選択されたワイヤに入力が接
    続されたシフトレジスタデバイスと、その入力に接続さ
    れた複数の個々のレジスタであって、上記時分割マルチ
    プレクスされたビット流の各ビットがそれに対応する個
    々のレジスタに記憶されるまで上記入力の第１時分割マ
    ルチプレクスビット流のビットをシフトするようなレジ
    スタとを備え、上記個々の各レジスタはそれに対応する
    シリアルポートの１つに接続され、上記装置は、更に、
    個々のレジスタに記憶されたビットをそれに対応するシ
    リアルポートに制御可能にラッチするために上記シフト
    レジスタデバイスに接続されたパケット受信器制御装置
    を備えている請求項４に記載の装置。
  6. 【請求項６】 上記マルチプレクスシリアルコントロー
    ラは、予め選択された１組のパケット確認ビットを発生
    してこのパケット確認ビットを第１の時分割マルチプレ
    クスされたビット流において送信し、上記リモート分配
    パネルは、上記個々のレジスタに接続されたパケット確
    認装置を備えており、該パケット確認装置は、上記パケ
    ット確認ビットを記憶すると共に、上記予め選択された
    １組のパケット確認ビットがそれに対応する個々のレジ
    スタに記憶されるときに上記第１の時分割マルチプレク
    スされたビット流のビットをシリアルポートにラッチす
    るように上記パケット受信器制御装置を制御動作する請
    求項５に記載の装置。
  7. 【請求項７】 上記リモート分配パネルは、更に、パケ
    ットジェネレータを備え、このパケットジェネレータ
    は、上記シリアルポートから状態情報を受け取るために
    上記シリアルポートに接続され、上記パケットジェネレ
    ータは、上記シリアルポートから受け取った状態情報を
    第２の時分割マルチプレクスされたビット流に変換し
    て、この第２の時分割マルチプレクスされたビット流を
    上記マルチワイヤケーブルの第２の予め選択されたワイ
    ヤを経て上記マルチプレクスシリアル通信コントローラ
    に送信する請求項３に記載の装置。
  8. 【請求項８】 上記パケットジェネレータは、個々のレ
    ジスタを含む第２のシフトレジスタ装置を備え、各々の
    レジスタは状態情報を受け取るために上記シリアルポー
    トの対応する１つに接続され、上記シフトレジスタ装置
    の出力は、個々のレジスタ及び第２の予め選択されたワ
    イヤに接続されて、個々のレジスタの内容を第２の時分
    割マルチプレクスされたビット流として第２の予め選択
    されたワイヤにシフトし、上記マルチプレクスシリアル
    通信コントローラは、上記第２の時分割マルチプレクス
    されたビット流を受け取ってデマルチプレクスすると共
    に、それに対応する状態情報を上記シリアル通信コント
    ローラの対応する１つに送信する請求項７に記載の装
    置。
  9. 【請求項９】 ラインインターフェイスカードとリモー
    ト分配パネルとの間に制御及び状態信号を送信する方法
    であって、ラインインターフェイスカードは複数のライ
    ンインターフェイスユニットより成り、リモート分配パ
    ネルは複数のシリアルポートを含み、各々のシリアルポ
    ートはモデムに接続されてラインインターフェイスユニ
    ットの各々が複数のシリアルポートの１つに選択的に通
    信するようになっており、更に、マルチワイヤケーブル
    を経て上記信号が送信され、上記方法は、 第１の時分割マルチプレクスされたビット流をラインイ
    ンターフェイスカードに発生する段階を含み、この第１
    ビット流は上記シリアルポートの対応する１つに対する
    ラインインターフェイスユニットからの制御信号より成
    り、 更に、マルチワイヤケーブルの第１の予め選択されたワ
    イヤを経て上記第１ビット流を通信する段階と、 上記第１ビット流を上記リモート分配パネルに受け取る
    段階と、 上記第１ビット流を上記リモート分配パネルにおいてデ
    マルチプレクスする段階と、 上記第１ビット流の制御情報をそれに対応するシリアル
    ポートへ送信する段階とを具備することを特徴とする方
    法。
  10. 【請求項１０】 上記リモート分配パネルは、上記第１
    の時分割マルチプレクスされたビット流を入力するため
    に上記マルチワイヤケーブルの第１の予め選択されたワ
    イヤに入力が接続されたシフトレジスタデバイスと、そ
    の入力に接続された複数の個々のレジスタとを備えてお
    り、そして上記受け取る段階は、 上記第１の時分割マルチプレクスされたビット流の各ビ
    ットが個々のレジスタの対応する１つに記憶されるまで
    上記入力の第１の時分割マルチプレクスされたビット流
    のビットをシフトする段階を含み、上記ラインインター
    フェイスカードは、複数のラインインターフェイスユニ
    ットの各々に接続されたマルチプレクスシリアル通信コ
    ントローラを含み、上記第１の時分割マルチプレクスさ
    れたビット流を発生する上記段階は、上記マルチプレク
    スシリアル通信コントローラを動作してこの第１の時分
    割マルチプレクスされたビット流を発生することにより
    行われ、更に、上記方法は、 複数のラインインターフェイスユニットからの制御情報
    を上記マルチプレクスシリアル通信コントローラに受け
    取る段階を含む請求項９に記載の方法。
  11. 【請求項１１】 上記個々のレジスタに記憶されたビッ
    トをそれに対応するシリアルポートにラッチする段階を
    更に具備し、第１の時分割マルチプレクスされたビット
    流を発生する上記段階は、パケット確認フラグを上記第
    １ビット流の予め選択されたビットとして発生すること
    を含み、上記方法は、更に、 上記パケット確認フラグを予め選択されたビットパター
    ンと比較し、このパケット確認フラグが予め選択された
    ビットパターンに一致するときだけ、対応するシリアル
    ポートに対する個々のレジスタに記憶されたビットをラ
    ッチするようにする段階を含む請求項１０に記載の方
    法。
  12. 【請求項１２】 上記シリアルポートからの制御及び状
    態情報を上記リモート分配パネルに受け取り、 上記シリアルポートからの状態情報を第２の時分割マル
    チプレクスされたビット流に変換し、 上記マルチワイヤケーブルの第２の予め選択されたワイ
    ヤを経て上記ビット流を上記マルチプレクスシリアル通
    信コントローラへ送信し、 上記第２のビット流を上記ラインカードのマルチプレク
    スシリアル通信コントローラに受け取り、 上記第２のビット流を上記マルチプレクスシリアル通信
    コントローラにおいてデマルチプレクスし、 上記第２ビット流の状態情報を上記マルチプレクスシリ
    アル通信コントローラによってそれに対応するラインイ
    ンターフェイスユニットへ送信し、上記リモート分配パ
    ネルは、個々のレジスタを含む第２のシフトレジスタデ
    バイスを備え、その各々は状態情報を受け取るようにそ
    の対応するシリアルポートに接続されており、そして上
    記第２のシフトレジスタデバイスの出力は個々のレジス
    タ及び第２の予め選択されたワイヤに接続され、上記送
    信段階は、 上記個々のレジスタの内容を第２の時分割マルチプレク
    スされたビット流として上記第２の予め選択されたワイ
    ヤにシフトすることを含む請求項１０に記載の方法。
JP4160904A 1991-06-28 1992-06-19 モデム制御信号のためのマルチプレクス機構 Pending JPH05211540A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/722,686 US5202884A (en) 1991-06-28 1991-06-28 Multiplexing scheme for modem control signals
US07/722686 1991-06-28

Publications (1)

Publication Number Publication Date
JPH05211540A true JPH05211540A (ja) 1993-08-20

Family

ID=24902936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4160904A Pending JPH05211540A (ja) 1991-06-28 1992-06-19 モデム制御信号のためのマルチプレクス機構

Country Status (5)

Country Link
US (1) US5202884A (ja)
EP (1) EP0522764B1 (ja)
JP (1) JPH05211540A (ja)
DE (1) DE69232163T2 (ja)
IE (1) IE922101A1 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3134819B2 (ja) * 1997-06-04 2001-02-13 ソニー株式会社 データ処理装置
US5301274A (en) * 1991-08-19 1994-04-05 Multi-Tech Systems, Inc. Method and apparatus for automatic balancing of modem resources
US5539787A (en) * 1992-07-06 1996-07-23 Sharp Kabushiki Kaisha Converter for connecting modem equipment of dissimilar interface protocol
US5305320A (en) * 1992-10-06 1994-04-19 At&T Bell Laboratories Peripheral communications network
US5430865A (en) * 1992-10-13 1995-07-04 Astro Sciences Corporation Hardware remote reset circuit
US5577105A (en) * 1994-03-11 1996-11-19 U.S. Robotics, Inc. Telephone call routing and switching techniques for data communications
US5416776A (en) * 1994-05-27 1995-05-16 U.S. Robotics, Inc. Modem backplane techniques
US6385203B2 (en) 1996-03-29 2002-05-07 Cisco Technology, Inc. Communication server apparatus and method
US5905781A (en) * 1996-03-29 1999-05-18 Cisco Technology, Inc. Communication server apparatus and method
US6014431A (en) * 1996-03-29 2000-01-11 Cisco Technology, Inc. Communication server apparatus having four-wire switching interface and method
US5668857A (en) * 1996-03-29 1997-09-16 Netspeed, Inc. Communication server apparatus and method
US5852655A (en) * 1996-03-29 1998-12-22 Cisco Systems, Inc. Communication server apparatus having distributed switching and method
US5898761A (en) * 1996-03-29 1999-04-27 Cisco Technology, Inc. Communication server apparatus using digital signal switching and method
US5781617A (en) 1996-03-29 1998-07-14 Netspeed, Inc. Communication server apparatus using frequency multiplexing and method
US6160843A (en) * 1996-03-29 2000-12-12 Cisco Technology, Inc. Communication server apparatus providing XDSL services and method
US5790548A (en) 1996-04-18 1998-08-04 Bell Atlantic Network Services, Inc. Universal access multimedia data network
US6163599A (en) * 1997-03-20 2000-12-19 Cisco Technology, Inc. Communication server apparatus and method
US6412023B1 (en) * 1998-05-21 2002-06-25 Sony Corporation System for communicating status via first signal line in a period of time in which control signal via second line is not transmitted
US6366644B1 (en) 1997-09-15 2002-04-02 Cisco Technology, Inc. Loop integrity test device and method for digital subscriber line (XDSL) communication
US5999565A (en) * 1997-10-15 1999-12-07 Cisco Technology, Inc. Data communication using a modifiable number of XDSL modems
US6252878B1 (en) 1997-10-30 2001-06-26 Cisco Technology, Inc. Switched architecture access server
US6230181B1 (en) 1997-11-03 2001-05-08 3Com Corporation Management shutdown and reset of embedded systems
US6438684B1 (en) 1997-11-03 2002-08-20 3Com Corporation Push button shutdown and reset of embedded systems
US6263016B1 (en) 1998-02-04 2001-07-17 3Com Corporation Methods for interfacing a subscriber link to digital networks
US6278728B1 (en) 1998-03-18 2001-08-21 Cisco Technology, Inc. Remote XDSL transceiver unit and method of operation
US6181572B1 (en) 1998-06-19 2001-01-30 Cisco Technology, Inc. Digital subscriber line (xDSL) modem having a multi-layer electromagnetic shield and method of manufacture
US6239672B1 (en) 1998-06-29 2001-05-29 Cisco Technology, Inc. Wall mount filter for a digital subscriber line (xDSL) network and methods of installation and manufacture
US6535520B1 (en) 1998-08-14 2003-03-18 Cisco Technology, Inc. System and method of operation for managing data communication between physical layer devices and ATM layer devices
US6381245B1 (en) 1998-09-04 2002-04-30 Cisco Technology, Inc. Method and apparatus for generating parity for communication between a physical layer device and an ATM layer device
US6522668B1 (en) 1998-11-30 2003-02-18 Cisco Technology, Inc. System and method for special signaling with customer premises equipment
US6115226A (en) * 1998-12-07 2000-09-05 Cisco Technology, Inc. Apparatus for lightning strike survivability and post-strike operability
US5999540A (en) * 1998-12-22 1999-12-07 Cisco Technology, Inc. Rate adaptive XDSL communication system and method
US6161161A (en) * 1999-01-08 2000-12-12 Cisco Technology, Inc. System and method for coupling a local bus to a peripheral component interconnect (PCI) bus
US6553075B1 (en) 1999-01-12 2003-04-22 Cisco Technology, Inc. Method and apparatus for determining crosstalk
US6658049B1 (en) 1999-01-12 2003-12-02 Cisco Technology, Inc. xDSL repeater system and method
US7181504B1 (en) 1999-09-27 2007-02-20 Cisco Technology, Inc. System and method for selecting a modem for service
US6477595B1 (en) * 1999-10-25 2002-11-05 E-Cell Technologies Scalable DSL access multiplexer with high reliability
US7359376B1 (en) * 2000-11-20 2008-04-15 Thomson Licensing Serial compressed bus interface having a reduced pin count
GB2452271A (en) * 2007-08-29 2009-03-04 Wolfson Microelectronics Plc Reducing pin count on an integrated circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4637035A (en) * 1984-02-16 1987-01-13 Paradyne Corporation Digital modem for multiple telephone circuits
JPH0831934B2 (ja) * 1985-08-26 1996-03-27 株式会社東芝 ファクシミリ通信方式
JPS6367929A (ja) * 1986-09-10 1988-03-26 Hitachi Ltd 通信制御装置

Also Published As

Publication number Publication date
EP0522764B1 (en) 2001-10-31
EP0522764A3 (en) 1997-02-05
US5202884A (en) 1993-04-13
DE69232163D1 (de) 2001-12-06
EP0522764A2 (en) 1993-01-13
DE69232163T2 (de) 2002-03-28
IE922101A1 (en) 1992-12-30

Similar Documents

Publication Publication Date Title
JPH05211540A (ja) モデム制御信号のためのマルチプレクス機構
US4494194A (en) Line support processor for data transfer system
CN101911000B (zh) 用于连接电子装置的控制总线
EP0326696B1 (en) Hybrid communications link adapter incorporating input/output and data communications technology
EP1825382B1 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
US5629685A (en) Segmentable addressable modular communication network hubs
JP2619725B2 (ja) ローカルエリアネットワークステーション内でデータ経路を構成するための装置およびモジュラシステム
WO1989007869A1 (en) Uneven token distribution technique for token based local area network
US7177965B2 (en) Linking addressable shadow port and protocol for serial bus networks
JPH0664532B2 (ja) 多端末システムにおけるカードの識別及び接続の検問方法
GB1581836A (en) Cpu-i/o bus interface for a data processing system
US5680113A (en) Dynamic address assignments to serially connected devices
US6215817B1 (en) Serial interface device
US6880026B2 (en) Method and apparatus for implementing chip-to-chip interconnect bus initialization
GB1581838A (en) I/o bus transceiver for a data processing system
US6247092B1 (en) Control of command transmission and reception in a data transmission device and data transmission device therefor
WO1982001607A1 (en) Data communication bus structure
CN115658584A (zh) 一种基于令牌环的spi背板总线通信方法
US6216194B1 (en) Information processing unit for separately controlling a plurality of shared buses
US5339312A (en) Station interface unit
JPS60196036A (ja) 遠隔制御出力分岐装置
CN114911736A (zh) 一种主从机系统
JPS6367945A (ja) 通信制御装置
JPS6367944A (ja) 通信制御装置
Coleman Siliconizing the local area network