WO2006035479A1 - 送信装置、受信装置、伝送システム、伝送方法 - Google Patents

送信装置、受信装置、伝送システム、伝送方法 Download PDF

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Definitions

  • Transmission device reception device, transmission system, and transmission method
  • the present invention relates to a transmission device, a reception device, a transmission system, and a transmission method, and in particular, a transmission device, a reception device for performing data transmission by synchronizing between a plurality of LSIs (Large Scale Integrated circuits),
  • the present invention relates to a transmission system and a transmission method.
  • FIG. 9 is a block diagram showing an example of the configuration of a conventional inter-LSI transmission system.
  • the inter-LSI transmission system of FIG. 9 includes one transmitting side LSI 101 and two receiving side LSIs 102a and 102b.
  • the receiving-side LSI 102a and the receiving-side LSI 102b have the same configuration.
  • the clock transmission path for transmitting the source clock and the data transmission path for transmitting the transmission data need to be transmitted with the same line length, so they are bundled together. .
  • a transmission-side LSI system clock is input from the outside to the transmission-side LSI 101.
  • the receiving-side LSI system clock is input from the outside to the receiving-side LSIs 102a and 102b.
  • an inter-LSI synchronization signal is input from the outside to the transmitting-side LSI 101 and the receiving-side LSIs 102a and 102b.
  • Patent Document 1 As a related art related to the present invention, for example, Patent Document 1 shown below is known.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-195354 (Page 3-5, Fig. 1) [0006]
  • synchronization is established with the first clock of the source clock from the transmission-side LSI 101 in order to determine the timing at which transmission data to the LSI 102a and the LSI 102b can be referred to.
  • the quality of the initial waveform in high-frequency transmission is poor, so it is not reliable to use only the first clock for synchronization.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a transmission device, a reception device, a transmission system, and a transmission method that perform high-speed and high-reliability inter-LSI communication. To do.
  • the present invention provides a transmission device that transmits a source clock, transmission data, and a transmission synchronization signal indicating the timing of the transmission data to a reception device, and is input from the outside.
  • a transmission device system clock that is transmitted to the reception device as the source clock, and a transmission unit that transmits the transmission data to the reception device in accordance with the transmission device system clock, and a device that receives the transmission device system clock from an external source.
  • the apparatus includes at least one transmission synchronization signal generation unit that generates the transmission synchronization signal based on the timing of the inter-station synchronization signal.
  • the present invention is a receiving device that receives a source clock, transmission data, and a transmission synchronization signal that represents a timing of the transmission data, transmitted from a transmission device, the source clock and the transmission synchronization.
  • Write address generation unit that generates a write address based on the signal timing, and read address generation that generates a read address based on the timing of an externally received receiver system clock and externally input device synchronization signal
  • a data buffer for storing the transmission data in accordance with the write address and reading out the stored data in accordance with the read address.
  • the frequency of the receiving device system clock is: And lZm times the frequency of the transmitter system clock (1, m are integers), and the read address generator reads data to read data at a rate of m bits in one cycle of the receiver system clock. A timing and a read address are generated, and the data buffer reads the stored data at a speed of m bits per cycle of the receiver system clock according to the read timing and the read address. To do.
  • the inter-device synchronization signal is characterized in that the timing is the same in the plurality of receiving devices.
  • the present invention provides a source clock, transmission data, a transmission synchronization signal that indicates the timing of the transmission data, a transmission device that transmits, and at least one that receives the source clock, the transmission data, and the transmission synchronization signal.
  • the transmission device includes a transmission device system clock input from the outside as the source clock to the reception device, and the transmission device according to the transmission device system clock.
  • a data transmission unit that transmits data to a reception device; and at least one transmission synchronization signal generation unit that generates the transmission synchronization signal based on a timing of the transmission device system clock and an inter-device synchronization signal input from the outside;
  • the receiving device is based on the timing of the source clock and the transmission synchronization signal.
  • a write address generation unit that generates a write address; a read address generation unit that generates a read address based on the timing of an externally received receiver system clock and an external device input synchronization signal; and the transmission data Is stored in accordance with the write address, and a data buffer for reading out the stored data in accordance with the read address.
  • the frequency of the receiver device system clock is lZm times (1, m is an integer) the frequency of the transmitter device system clock
  • the read address generation The unit generates a read timing and a read address for reading data at a speed of m bits per cycle of the receiver system clock, and the data buffer stores the stored data according to the read timing and the read address. It is characterized in that it is read out at a rate of m bits every cycle of the receiver system clock.
  • the inter-device synchronization signal has the same timing in the plurality of receiving devices.
  • the present invention is a transmission method for transmitting a source clock, transmission data, and a transmission synchronization signal representing the timing of the transmission data from the transmission device to the reception device, wherein an external force is also input to the transmission device.
  • Transmitting the transmission device system clock to the reception device as the source clock, and transmitting the transmission data to the reception device according to the transmission device system clock; and in the transmission device, the transmission device system clock and External force At least one transmission synchronization signal generating step for generating a transmission synchronization signal based on the timing of the input transmission device system clock and the inter-device synchronization signal; and in the receiving device, the source clock and the transmission synchronization signal Write that generates a write address based on the timing of An address generation step; a read address generation step for generating a read address based on a timing of a receiving device system clock and an inter-device synchronization signal input from an external force in the receiving device; and the receiving device from the transmitting device.
  • the frequency of the receiver system clock is lZm times (1, m is an integer) the frequency of the transmitter apparatus system clock
  • the read address The generation step generates a read timing and a read address for reading data at a speed of m bits every cycle of the receiver system clock, and the data storage step according to the read timing and the read address.
  • the stored data is read out at a rate of m bits every cycle of the receiver system clock.
  • the inter-device synchronization signals have the same timing in the plurality of receiving devices.
  • the transmission device is a transmission-side LSI in the embodiment.
  • the receiving device is the receiving-side LSI in the embodiment.
  • the inter-device synchronization signal is an inter-LSI synchronization signal in the embodiment.
  • the receiving device system clock is the receiving-side LSI system clock in the embodiment.
  • the data transmission unit is a part for outputting transmission data composed of the latch 13 in the embodiment, and a part for outputting the source LSI system clock power.
  • FIG. 1 is a block diagram showing an example of a configuration of an inter-LSI transmission system according to the present invention.
  • FIG. 2 is a block diagram showing an example of a configuration of a transmission-side LSI according to the present invention.
  • FIG. 3 is a block diagram showing an example of a configuration of a receiving-side LSI according to the present invention.
  • FIG. 4 is a time chart showing an example of the operation of the inter-LSI transmission system according to the present invention.
  • FIG. 5 is a block diagram showing an example of a configuration of a transmission synchronization signal generation unit according to the present invention.
  • FIG. 6 is a block diagram showing an example of a configuration of a write address generation unit according to the present invention.
  • FIG. 7 is a block diagram showing an example of a configuration of a data buffer according to the present invention.
  • FIG. 8 is a block diagram showing an example of a configuration of a read address generation unit according to the present invention.
  • FIG. 9 is a block diagram showing an example of a configuration of a conventional inter-LSI transmission system.
  • FIG. 1 is a block diagram showing an example of a configuration of an inter-LSI transmission system according to the present invention.
  • the inter-LSI transmission system in FIG. 1 includes one transmitting-side LSI 1 and two receiving-side LSIs 2a and 2b.
  • the receiving-side LSI 2a and the receiving-side LSI 2b have the same configuration.
  • the clock transmission path for transmitting the source clock, the transmission synchronization signal transmission path for transmitting the transmission synchronization signal, and the data transmission path for transmitting the transmission data have the same line length. Since they need to be transmitted in the network, they are bundled together.
  • a transmission side LSI system clock is input from the outside to the transmission side LSI 1.
  • the receiving side LSI system clock is input from the outside to the receiving side LSIs 2a and 2b.
  • an inter-LSI synchronization signal is input from the outside to the transmitting-side LSI 1 and the receiving-side LSIs 2a and 2b.
  • the receiving LSI system clock and the timing for receiving the inter-LSI synchronization signal are the same.
  • FIG. 2 is a block diagram showing an example of the configuration of the transmission-side LSI according to the present invention.
  • Sender L The SI 1 includes a transmission synchronization signal generation unit 11 and latches 12 and 13.
  • the transmission synchronization signal generation unit 11 and the latches 12 and 13 operate with a transmission-side LSI system clock to which an external force is also input.
  • FIG. 3 is a block diagram showing an example of the configuration of the receiving-side LSI according to the present invention.
  • the reception side LSI 2a includes a data buffer 21, a write address generation unit 22, a read address generation unit 23, and a latch 24.
  • the data buffer 21, the write address generation unit 22, and the latch 24 operate with the source clock input from the transmission-side LSI 1.
  • the read address generator 23 operates with a receiving-side LSI system clock to which an external force is also input.
  • FIG. 4 is a time chart showing an example of the operation of the inter-LSI transmission system according to the present invention.
  • the transmission-side LSI system clock, transmission synchronization signal, and transmission data are shown as waveforms on the transmission-side LSI1.
  • the waveforms of the receiving LSIs 2a and 2b are the source clock, transmission synchronization signal, write address, write data, receiving LSI system clock, inter-LSI synchronization signal, read address, and read data.
  • the frequency ratio between the transmitter L SI system clock that drives the transmitter LSI and the receiver LSI system clock that drives the receiver LSI is an integer ratio.
  • the transmission synchronization signal generation unit 11 In the transmission-side LSI 1, the transmission synchronization signal generation unit 11 generates a transmission synchronization signal having a cycle that is an integral multiple of the transmission-side LSI system clock, and outputs the transmission synchronization signal to the reception-side LSI 2a or the reception-side LSI 2b via the latch 12. .
  • FIG. 5 is a circuit diagram showing an example of the configuration of the transmission synchronization signal generation unit according to the present invention.
  • the transmission synchronization signal generator 11 includes a counter 31 and a decoder 32. Counter 31 is reset by the inter-LSI synchronization signal and counts according to the transmitting LSI system clock.
  • the decoder 32 outputs a pulse when the output of the counter 31 reaches a predetermined value, that is, when a predetermined time elapses.
  • the sending LSI 1 sends the source clock, transmission synchronization signal, and transmission data simultaneously.
  • FIG. 6 is a circuit diagram showing an example of the configuration of the write address generation unit according to the present invention.
  • the write address generation unit 22 includes a counter 41 and a decoder 42.
  • Counter 41 is L Reset by SI synchronization signal and count according to source clock.
  • the decoder 42 outputs the output of the counter 41 as a write address.
  • the data buffer 21 samples the transmission data using the source clock, and stores the transmission data as write data according to the value of the write address.
  • FIG. 7 is a circuit diagram showing an example of the configuration of the data buffer according to the present invention.
  • the data buffer 21 includes a latch 51, n (n is an integer) buffer 52, and a selector 53. In writing, the transmission data is latched by the latch 51 and stored in the buffer 52 in order according to the write address.
  • FIG. 8 is a circuit diagram showing an example of the configuration of the read address generation unit according to the present invention.
  • the read address generation unit 23 includes a counter 61, a decoder 62, a counter 63, and a decoder 64.
  • the counter 61 is reset by the inter-LSI synchronization signal and counts according to the receiving-side LSI system clock.
  • the decoder 62 resets the counter 63 when it becomes a value synchronized with the cycle of the output force synchronization signal of the counter 61.
  • Counter 63 increments at a rate that increases by m every cycle of the receiving LSI system clock.
  • the decoder 64 outputs the output of the counter 63 as a read address.
  • the selector 53 of the data buffer 21 in FIG. 7 follows the read address from the outputs (n bits) of the n buffers 52 at a speed of m bits for each cycle of the receiving LSI system clock.
  • the buffer 52 is sequentially selected so as not to exceed the speed, and is output as read data.

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Abstract

　ＬＳＩ間の伝送同期をとるために、ソースクロックと伝送データと伝送データのタイミングを表す伝送同期信号とを受信側ＬＳＩへ送信する送信側ＬＳＩ１であって、外部から入力される送信側ＬＳＩシステムクロックをソースクロックとして受信側ＬＳＩへ送信するとともに、送信側ＬＳＩシステムクロックに従って伝送データを受信側ＬＳＩへ送信するデータ送信部と、外部から入力される送信側ＬＳＩシステムクロックと外部から入力されるＬＳＩ間同期信号のタイミングに基づいて伝送同期信号を生成する、少なくとも１つの伝送同期信号生成部１１を備えた。

Description

明 細 書
送信装置、受信装置、伝送システム、伝送方法
技術分野
[0001] 本発明は、送信装置、受信装置、伝送システム、伝送方法に関し、特には、複数の LSI (Large Scale Integrated circuit)間で同期を取り、データ伝送を行うための送信 装置、受信装置、伝送システム、及び伝送方法に関するものである。
背景技術
[0002] 従来の LSI間のデータ伝送においては、ソースシンクロナス伝送を用いることにより 、高速かつ高応答性のデータ伝送を行っていた。図 9は、従来の LSI間伝送システム の構成の一例を示すブロック図である。図 9の LSI間伝送システムは、 1つの送信側 L SI101と 2つの受信側 LSI102a, 102bを備える。受信側 LSI102aと受信側 LSI10 2bは同様の構成である。送信側 LSI101と受信側 LSI102a, 102bの間で、ソースク ロックを伝送するクロック伝送路と、伝送データを伝送するデータ伝送路は、同一線 長で伝送される必要があるため、 1つに束ねられる。
[0003] また、外部から送信側 LSI101へ、送信側 LSIシステムクロックが入力される。また、 外部から受信側 LSI102a, 102bへ、受信側 LSIシステムクロックが入力される。また 、外部から送信側 LSI101、受信側 LSI102a, 102bへ、 LSI間同期信号が入力され る。
[0004] このような LSI間伝送システムにおいては、 LSI間伝送路の長さ等により伝送の遅 延時間が変化するため、注意を要する。 LSI101から LSI102aへのデータ伝送と LS 1101から LSI102bへのデータ伝送を行う場合、 LSI102aと LSI102bにおいて参照 可能になるタイミングを合わせることは困難となる。参照可能になるタイミングを合わ せるためには、基準となるデフアイナ信号のようなものを外部から両 LSIに配る必要が めつに。
[0005] なお、本発明の関連ある従来技術として、例えば、下記に示す特許文献 1が知られ ている。
特許文献 1 :特開 2001 - 195354号公報 （第 3 - 5頁、第 1図） [0006] 特許文献 1のような例においては、 LSI102aと LSI102bへの伝送データが参照可 能になるタイミングを決定するために、送信側 LSI101からのソースクロックの最初の クロックで同期を取る。一般に高い周波数の伝送における初期波形の品質は悪いた め、最初のクロックのみを用いて同期をとることは信頼性に欠ける。
[0007] また、受信側 LSIだけ初期化した際に、再同期をとるためにはインタフェースの種類 の分だけ、デフアイナ信号を定義、設計する必要があり、かつインタフェース毎に独 立なリセットが必要であった。
発明の開示
発明が解決しょうとする課題
[0008] 本発明は上述した問題点を解決するためになされたものであり、高速かつ高信頼 性の LSI間通信を行う送信装置、受信装置、伝送システム、伝送方法を提供すること を目的とする。
課題を解決するための手段
[0009] 上述した課題を解決するため、本発明は、ソースクロックと伝送データと該伝送デー タのタイミングを表す伝送同期信号とを受信装置へ送信する送信装置であって、外 部から入力される送信装置システムクロックを前記ソースクロックとして受信装置へ送 信するとともに、前記送信装置システムクロックに従って前記伝送データを受信装置 へ送信するデータ送信部と、前記送信装置システムクロックと外部から入力される装 置間同期信号のタイミングに基づいて前記伝送同期信号を生成する、少なくとも 1つ の伝送同期信号生成部を備えたものである。
[0010] また、本発明は、送信装置より送信されたソースクロックと伝送データと該伝送デー タのタイミングを表す伝送同期信号とを受信する受信装置であって、前記ソースクロッ クと前記伝送同期信号のタイミングに基づいて書き込みアドレスを生成する書き込み アドレス生成部と、外部から入力される受信装置システムクロックと外部力 入力され る装置間同期信号のタイミングに基づいて読み出しアドレスを生成する読み出しアド レス生成部と、前記伝送データを前記書き込みアドレスに従って格納し、格納したデ ータを読み出しアドレスに従って読み出すデータバッファとを備えたものである。
[0011] また、本発明に係る受信装置において、前記受信装置システムクロックの周波数は 、前記送信装置システムクロックの周波数の lZm倍 (1、 mは整数)であり、前記読み 出しアドレス生成部は、前記受信装置システムクロックの 1サイクルにっき mビットの速 度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、前 記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って、格 納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの速度で読 み出すことを特徴とするものである。
[0012] また、本発明に係る受信装置において、前記装置間同期信号は、複数の前記受信 装置にお 、てタイミングが一致して 、ることを特徴とするものである。
[0013] また、本発明は、ソースクロックと伝送データと該伝送データのタイミングを表す伝 送同期信号と送信する送信装置と、前記ソースクロックと前記伝送データと前記伝送 同期信号を受信する少なくとも 1つの受信装置とを備えてなる伝送システムであって 、前記送信装置は、外部から入力される送信装置システムクロックを前記ソースクロッ クとして受信装置へ送信するとともに、前記送信装置システムクロックに従って前記伝 送データを受信装置へ送信するデータ送信部と、前記送信装置システムクロックと外 部から入力される装置間同期信号のタイミングに基づいて前記伝送同期信号を生成 する、少なくとも 1つの伝送同期信号生成部とを備え、前記受信装置は、前記ソース クロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを生成する書き 込みアドレス生成部と、外部から入力される受信装置システムクロックと外部力 入力 される装置間同期信号のタイミングに基づいて読み出しアドレスを生成する読み出し アドレス生成部と、前記伝送データを前記書き込みアドレスに従って格納し、格納し たデータを読み出しアドレスに従って読み出すデータバッファとを備えたものである。
[0014] また、本発明に係る伝送システムにお 、て、前記受信装置システムクロックの周波 数は、前記送信装置システムクロックの周波数の lZm倍 (1、 mは整数)であり、前記 読み出しアドレス生成部は、前記受信装置システムクロックの 1サイクルにっき mビット の速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し 、前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って 、格納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの速度で 読み出すことを特徴とするものである。 [0015] また、本発明に係る伝送システムにおいて、前記装置間同期信号は、複数の前記 受信装置にお 、てタイミングが一致して 、ることを特徴とするものである。
[0016] また、本発明は、送信装置から受信装置へソースクロックと伝送データと該伝送デ ータのタイミングを表す伝送同期信号と伝送する伝送方法であって、前記送信装置 において、外部力も入力される送信装置システムクロックを前記ソースクロックとして 受信装置へ送信するとともに、前記送信装置システムクロックに従って前記伝送デー タを受信装置へ送信するデータ送信ステップと、前記送信装置において、前記送信 装置システムクロックと外部力 入力される送信装置システムクロックと装置間同期信 号のタイミングに基づいて伝送同期信号を生成する、少なくとも 1つの伝送同期信号 生成ステップと、前記受信装置において、前記ソースクロックと前記伝送同期信号の タイミングに基づいて書き込みアドレスを生成する書き込みアドレス生成ステップと、 前記受信装置において、外部力 入力される受信装置システムクロックと装置間同期 信号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成ステツ プと、前記受信装置において、前記送信装置から入力される伝送データを前記書き 込みアドレスに従つて格納し、格納したデータを読み出しアドレスに従つて読み出す データ記憶ステップとを備えたものである。
[0017] また、本発明に係る伝送方法にお!、て、前記受信装置システムクロックの周波数は 、前記送信装置システムクロックの周波数の lZm倍 (1、 mは整数)であり、前記読み 出しアドレス生成ステップは、前記受信装置システムクロックの 1サイクルにっき mビッ トの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成 し、前記データ記憶ステップは、前記読みだしタイミング及び前記読み出しアドレスに 従って、格納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの 速度で読み出すことを特徴とするものである。
[0018] また、本発明に係る伝送方法において、前記装置間同期信号は、複数の前記受信 装置にお 、てタイミングが一致して 、ることを特徴とするものである。
[0019] なお、送信装置とは、実施の形態における送信側 LSIのことである。また、受信装 置とは、実施の形態における受信側 LSIのことである。また、装置間同期信号とは、 実施の形態における LSI間同期信号のことである。また、送信装置システムクロックと は、実施の形態における送信側 LSIシステムクロックのことである。また、受信装置シ ステムクロックとは、実施の形態における受信側 LSIシステムクロックのことである。ま た、データ送信部とは、実施の形態においてラッチ 13からなる伝送データを出力す る部分と送信側 LSIシステムクロック力もソースクロックを出力する部分のことである。 図面の簡単な説明
[0020] [図 1]本発明に係る LSI間伝送システムの構成の一例を示すブロック図である。
[図 2]本発明に係る送信側 LSIの構成の一例を示すブロック図である。
[図 3]本発明に係る受信側 LSIの構成の一例を示すブロック図である。
[図 4]本発明に係る LSI間伝送システムの動作の一例を示すタイムチャートである。
[図 5]本発明に係る伝送同期信号生成部の構成の一例を示すブロック図である。
[図 6]本発明に係る書き込みアドレス生成部の構成の一例を示すブロック図である。
[図 7]本発明に係るデータバッファの構成の一例を示すブロック図である。
[図 8]本発明に係る読み出しアドレス生成部の構成の一例を示すブロック図である。
[図 9]従来の LSI間伝送システムの構成の一例を示すブロック図である。
発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態について図面を参照しつつ説明する。
[0022] 図 1は、本発明に係る LSI間伝送システムの構成の一例を示すブロック図である。
図 1の LSI間伝送システムは、 1つの送信側 LSI1と 2つの受信側 LSI2a, 2bを備える 。受信側 LSI2aと受信側 LSI2bは同様の構成である。送信側 LSI1と受信側 LSI2a, 2bの間で、ソースクロックを伝送するクロック伝送路と、伝送同期信号を伝送する伝 送同期信号伝送路と、伝送データを伝送するデータ伝送路は、同一線長で伝送され る必要があるため、 1つに束ねられる。
[0023] また、外部から送信側 LSI1へ、送信側 LSIシステムクロックが入力される。また、外 部から受信側 LSI2a, 2bへ、受信側 LSIシステムクロックが入力される。また、外部か ら送信側 LSI1、受信側 LSI2a, 2bへ、 LSI間同期信号が入力される。受信側 LSI2a , 2bにおいて、受信側 LSIシステムクロックと LSI間同期信号を受け取るタイミングは 一致している。
[0024] 図 2は、本発明に係る送信側 LSIの構成の一例を示すブロック図である。送信側 L SI1は、伝送同期信号生成部 11、ラッチ 12, 13を備える。伝送同期信号生成部 11、 ラッチ 12, 13は、外部力も入力される送信側 LSIシステムクロックで動作する。
[0025] 図 3は、本発明に係る受信側 LSIの構成の一例を示すブロック図である。受信側 L SI2aは、データバッファ 21、書き込みアドレス生成部 22、読み出しアドレス生成部 2 3、ラッチ 24を備える。データバッファ 21、書き込みアドレス生成部 22、ラッチ 24は、 送信側 LSI1から入力されるソースクロックで動作する。読み出しアドレス生成部 23は 、外部力も入力される受信側 LSIシステムクロックで動作する。
[0026] 図 4は、本発明に係る LSI間伝送システムの動作の一例を示すタイムチャートであ る。図 4では、送信側 LSI1の波形として、送信側 LSIシステムクロック、伝送同期信号 、伝送データを示す。また、受信側 LSI2a, 2bの波形として、ソースクロック、伝送同 期信号、書き込みアドレス、書き込みデータ、受信側 LSIシステムクロック、 LSI間同 期信号、読み出しアドレス、読み出しデータを示す。送信側 LSIを駆動する送信側 L SIシステムクロックと、受信側 LSIを駆動する受信側 LSIシステムクロックの周波数比 は、整数比とする。本実施の形態においては、送信側 LSIシステムクロック周波数:受 信側 LSIシステムクロック周波数 =m:l (l、 mは整数） = 2 : 1の場合を示す。
[0027] 送信側 LSI1において、伝送同期信号生成部 11は、送信側 LSIシステムクロックの 整数倍の周期を持つ伝送同期信号を生成し、ラッチ 12を介して受信側 LSI2aまたは 受信側 LSI2bへ出力する。図 5は、本発明に係る伝送同期信号生成部の構成の一 例を示す回路図である。この伝送同期信号生成部 11は、カウンタ 31とデコーダ 32を 備える。カウンタ 31は LSI間同期信号でリセットされ、送信側 LSIシステムクロックに 従ってカウントする。カウンタ 31の出力が所定の値に達したとき、すなわち所定の時 間が経過したときにデコーダ 32がパルスを出力する回路である。送信側 LSI1は、ソ ースクロック、伝送同期信号、伝送データを同時に送出する。
[0028] 受信側 LSI2a, 2bにおいて、ラッチ 24は、入力されたソースクロックを用いて伝送 同期信号をサンプリングする。書き込みアドレス生成部 22は、伝送同期信号で書き 込みアドレスをリセットし、生成した書き込みアドレスをデータバッファ 21へ出力する。 図 6は、本発明に係る書き込みアドレス生成部の構成の一例を示す回路図である。こ の書き込みアドレス生成部 22は、カウンタ 41とデコーダ 42を備える。カウンタ 41は L SI間同期信号でリセットされ、ソースクロックに従ってカウントする。デコーダ 42はカウ ンタ 41の出力を書き込みアドレスとして出力する。
[0029] データバッファ 21は、ソースクロックを用いて伝送データをサンプリングし、書き込み アドレスの値に従って伝送データを書き込みデータとして格納する。図 7は、本発明 に係るデータバッファの構成の一例を示す回路図である。このデータバッファ 21は、 ラッチ 51、 n個（nは整数）のバッファ 52、セレクタ 53を備える。書き込みにおいて、伝 送データはラッチ 51でラッチされ、書き込みアドレスに従って順にバッファ 52へ格納 される。
[0030] 具体例として図 4に示すように、受信側 LSI2a, 2bは、伝送路での遅延により伝送 同期信号を受け取る時刻は異なっているが、伝送同期信号に従って書き込みァドレ スをリセットし (書き込みアドレス =0)、書き込みアドレスに従って伝送データを書き込 みデータとして（書き込みデータ =A)格納する。
[0031] その後、読み出しアドレス生成部 23は、 LSI間同期信号で読み出しアドレスをリセッ トし、生成した読み出しアドレスと読み出しタイミングをデータノッファ 21へ出力する。 データバッファ 21は、読み出しアドレスと読み出しタイミングに従ってデータを外部へ 出力する。図 8は、本発明に係る読み出しアドレス生成部の構成の一例を示す回路 図である。読み出しアドレス生成部 23は、カウンタ 61、デコーダ 62,カウンタ 63、デ コーダ 64を備える。カウンタ 61は LSI間同期信号でリセットされ、受信側 LSIシステム クロックに従ってカウントする。デコーダ 62はカウンタ 61の出力力 間同期信号の サイクルに同期した値になったときにカウンタ 63をリセットする。カウンタ 63は、受信 側 LSIシステムクロックの 1サイクルにっき mずつ増加する速度でインクリメントする。デ コーダ 64はカウンタ 63の出力を読み出しアドレスとして出力する。
[0032] 読み出しにおいて、図 7のデータバッファ 21のセレクタ 53は読み出しアドレスに従 つて、 n個のバッファ 52の出力（nビット）から、受信側 LSIシステムクロックの 1サイクル 毎に mビットの速度で、かつ常にその速度を超えないように順次バッファ 52を選択し 、読み出しデータとして出力する。
[0033] 具体例として図 4に示すように、受信側 LSI2a, 2bは、受け取るタイミングが合わせ られた受信側 LSIシステムクロックと LSI間同期信号に従って、読み出しアドレスを所 定の値にリセットし (読み出しアドレス =4)、その後、読み出しアドレスの初期値 (読み 出しアドレス =0)力も読み出しデータを出力する（読み出しデータ = A；)。
[0034] 上述したように、 1つの送信側 LSIから複数の LSIにデータ伝送を行う場合に LSI間 伝送遅延時間が異なっていても、すべての受信側 LSIが、送信側 LSIからの伝送同 期信号に従ってデータを書き込み、タイミングを合わせた LSI間同期信号に従ってデ ータを読み出すことにより、書き込んだデータは確実に参照可能になり、正確なデー タ伝送を行うことができる。
[0035] また、受信側 LSIだけを初期化した場合、伝送同期信号を受け取ることにより、受信 側 LSIの初期化後であっても簡単に再同期を取り、再接続することができる。
[0036] また、送信側 LSIだけを初期化する場合、伝送同期信号の生成に用いる送信側 LS Iシステムクロックを送信側 LSIに入力するタイミングを変更しないようにすることにより 、送信側 LSIの初期化前と同じタイミングでのデータ送出が可能になり、送信側 LSI の初期化後の再接続を行うことができる。
[0037] なお、本実施の形態においては受信側 LSIの数が 2個の場合について説明したが 、本発明は受信側 LSIの数が 2個以外の場合であっても適用できる。
産業上の利用可能性
[0038] 以上説明したように、上述した LSI間伝送システムによれば、データ伝送における L SI間のタイミング同期の機構、一方の LSIの初期化後のタイミング再同期の機構を提 供することにより、複数の LSI間での高度なタイミング同期を実現することができ、 LSI の動的繋ぎ込みや動的切り放し等、複雑な処理を行うシステムの構築が可能になる

Claims

請求の範囲
[1] ソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号とを受 信装置へ送信する送信装置であって、
外部力 入力される送信装置システムクロックを前記ソースクロックとして受信装置 へ送信するとともに、前記送信装置システムクロックに従って前記伝送データを受信 装置へ送信するデータ送信部と、
前記送信装置システムクロックと外部力 入力される装置間同期信号のタイミングに 基づいて前記伝送同期信号を生成する、少なくとも 1つの伝送同期信号生成部を備 えてなる送信装置。
[2] 送信装置より送信されたソースクロックと伝送データと該伝送データのタイミングを 表す伝送同期信号とを受信する受信装置であって、
前記ソースクロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを 生成する書き込みアドレス生成部と、
外部力 入力される受信装置システムクロックと外部力 入力される装置間同期信 号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成部と、 前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出 しアドレスに従って読み出すデータバッファと、
を備えてなる受信装置。
[3] 請求項 2に記載の受信装置において、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波 数の lZm倍 (1、 mは整数)であり、
前記読み出しアドレス生成部は、前記受信装置システムクロックの 1サイクルにっき mビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレス を生成し、
前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って 、格納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの速度で 読み出すことを特徴とする受信装置。
[4] 請求項 2に記載の受信装置において、 前記装置間同期信号は、複数の前記受信装置にお 、てタイミングが一致して 、る ことを特徴とする受信装置。
[5] ソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号と送信 する送信装置と、
前記ソースクロックと前記伝送データと前記伝送同期信号を受信する少なくとも 1つ の受信装置と
を備えてなる伝送システムであって、
前記送信装置は、
外部力 入力される送信装置システムクロックを前記ソースクロックとして受信装置 へ送信するとともに、前記送信装置システムクロックに従って前記伝送データを受信 装置へ送信するデータ送信部と、
前記送信装置システムクロックと外部力 入力される装置間同期信号のタイミングに 基づいて前記伝送同期信号を生成する、少なくとも 1つの伝送同期信号生成部と を備え、
前記受信装置は、
前記ソースクロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを 生成する書き込みアドレス生成部と、
外部力 入力される受信装置システムクロックと外部力 入力される装置間同期信 号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成部と、 前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出 しアドレスに従って読み出すデータバッファと、
を備えることを特徴とする伝送システム。
[6] 請求項 5に記載の伝送システムにおいて、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波 数の lZm倍 (1、 mは整数)であり、
前記読み出しアドレス生成部は、前記受信装置システムクロックの 1サイクルにっき mビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレス を生成し、 前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って
、格納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの速度で 読み出すことを特徴とする伝送システム。
[7] 請求項 5に記載の伝送システムにおいて、
前記装置間同期信号は、複数の前記受信装置にお 、てタイミングが一致して 、る ことを特徴とする伝送システム。
[8] 送信装置力 受信装置へソースクロックと伝送データと該伝送データのタイミングを 表す伝送同期信号と伝送する伝送方法であって、
前記送信装置にお!ヽて、外部から入力される送信装置システムクロックを前記ソー スクロックとして受信装置へ送信するとともに、前記送信装置システムクロックに従つ て前記伝送データを受信装置へ送信するデータ送信ステップと、
前記送信装置にぉ 、て、前記送信装置システムクロックと外部力 入力される送信 装置システムクロックと装置間同期信号のタイミングに基づいて伝送同期信号を生成 する、少なくとも 1つの伝送同期信号生成ステップと、
前記受信装置において、前記ソースクロックと前記伝送同期信号のタイミングに基 づいて書き込みアドレスを生成する書き込みアドレス生成ステップと、
前記受信装置において、外部力 入力される受信装置システムクロックと装置間同 期信号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成ス テツプと、
前記受信装置にお 、て、前記送信装置から入力される伝送データを前記書き込み アドレスに従つて格納し、格納したデータを読み出しアドレスに従つて読み出すデー タ記憶ステップと、
を備えてなる伝送方法。
[9] 請求項 8に記載の伝送方法において、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波 数の lZm倍 (1、 mは整数)であり、
前記読み出しアドレス生成ステップは、前記受信装置システムクロックの 1サイクルに つき mビットの速度でデータを読み出すための読み出しタイミング及び読み出しアド レスを生成し、
前記データ記憶ステップは、前記読みだしタイミング及び前記読み出しアドレスに 従って、格納したデータを前記受信装置システムクロックの 1サイクルにっき mビットの 速度で読み出すことを特徴とする伝送方法。
請求項 8に記載の伝送方法にぉ 、て、
前記装置間同期信号は、複数の前記受信装置にお 、てタイミングが一致して 、る ことを特徴とする伝送方法。
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