JPS62103745A - デ−タ通信の送，受信制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） たとえば通信回線からデータを受信し処理を行う制御装
置と、この制御装置から送られるデータによって表示制
御を行う表示装置間のように、比較的近距離で高速に表
示データ等を転送する場合に、データ転送の制御が相互
のＣＰＵの重負荷となって他の処理が間に合わなくなっ
たり、遅れたりすることがある。本発明はこのような不
都合を防止するための制御方法を用いた伝送回路に関す
るものである。なお制御装置を混乱がなければ以下単に
装置と表現する。

（従来の技術） 従来は制御装置間でデータ転送するときはデータの入出
力制御を行う通信用ＬＳＩを使用し、ＣＰＵがこのＬＳ
Ｉの制御を行いデータの送、受信を行っていた。第１図
はこの場合の制御回路の構成側図である。図示のように
ＡとＢの制御装置があり、ＡからＢへデータ転送を行う
ものとする。

装置ＡではＣＰＵ１が通信用ＬＳｆ２に対して送信制御
を行う、ＬＳＩ２はクロック発振器３のタイミングでド
ライバ４を通じて装置Ｂへ送信データを送出し、またレ
シーバ６を通じて装置Ｂからの応答を受取る。さらに同
期クロック信号は送。

受信の同期をとるためドライバ５を通じて装置Ｂへ送出
される。ＡとＢの間はデータ伝送線路１２゜応答伝送線
路１３．同期クロック伝送線路１４で接続されている。

装置ＢではＣＰ　Ｕｌｌが通信用ＬＳＩＩＱに対して受
信制御を行う。ＬＳＩｌ０にはレシーバ８から同期クロ
ックが入力し装ＷＡと８間の送、受信の同期をとってい
る。またレシーバ７からはシリアルデータが入力される
からデータを受信し受信制御を行うと共に、このときの
応答をＣＰ　Ｕｌｌの命令によりドライバ９を通じてＢ
からＡへ送る。

第２図は上記第１図の制御のフロー図で、（Ａ）は装置
１すなわち送信側の制御フロー図である。

（Ａ）図中の１０１で送信データがあるかどうかを確認
し、あれば１０２で通信要求をＢに送信する。

１０３で通信要求に対する可能応答が確認できたら１０
４で１ブロツクのデータを送信し、１０５でＢからの応
答を確認し、１０６でデータの再送信要求かどうかを確
認し、再送要求でなければ終了し、再送要求があれば１
０４に戻る。

第２図（Ｂ）は１０３と１０５の応答確認のサブルー−
チンフロー図である。装置Ｂに対して送信を行った後１
１０でタイマをスタートし、１１１で応答の確認をし、
応答があれば１１２でタイマをストップし次の処理に戻
る。応答がなければタイムアウト（終了）したかどうか
を１１３で６１！認し、タイムアウトなら１１４でタイ
マを停止し１１５で再応答を装置已に要求する。

第２図（Ｃ）は装置Ｂの受信側制御フロー図である。装
置Ｂは１２１で通信要求を受けると、１２２で受信可能
の応答をする。１２３で再応答要求が無いことをｒａ’
ｓ認すればデータ受信を持つ。１２４で１ブロツクのデ
ータを受信し、１２５ではデータの誤りをＣＲＣ（Ｃｙ
ｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）　コー
ドまたはＢ　ＣＣ（Ｂｌｏｃｋ　Ｃｋｅｃｋ　Ｃａｄｅ
）によってチ１　’）りし、１２６でデータ誤りの有無
を判定する。誤りがなければ１２７で正常と応答し、１
２８での再応答要求がなければ終了する。もし１２６で
、データ誤りがあれば１２９で１ブロツクのデータの再
送要求を出し、１３０で再応答要求がなければ１２４に
戻りデータ受信を行う。

以上の説明のようにＡ、　Ｂ両装置はいずれも相互の確
認に複雑な処理が必要で、特に誤り発生時の処理が複雑
であワて誤りの回復時間が長い。また通信処理はタイム
アウトとならないために最優先の処理事項となり、他の
処理の実行速度を遅くしてしまう。送信側が１−２で受
信側が複数の場合には、データ中に宛先コードを入れて
おきこれを参照しながら送、受信するので、前記の処理
がさらに複雑になるなどの問題があった。

（発明の具体的な目的） 本発明は回線処理装置と表示装置間で表示データを転送
する場合のように、高速で大量のデータを転送すること
が要求されるとき、転送処理に相互のＣＰＵが処理時間
の大部分を取られないように、以下に説明する如くバッ
ファＲＡＭをアドレス発生用のカウンタで同期させ、デ
ータを送信側は読み取り、受信側は書込むことを繰返す
ことにより、転送処理や誤り処理を減らすようにするこ
とが目的である。

（発明の構成） 第３図は本発明の概要説明図で、Ｃは送信側制御装置、
Ｄは受信側制御装置とする。装置Ｃは通信回線２０３か
らの受信処理を行い装置りに対してそのデータを転送す
る。装置りはそのデータにより表示制御などを行う場合
を例にとる。２０１と２０２はそれぞれ送信側ＲＡＭメ
モリと受信側ＲＡＭメモリで、ＲＡＭ２０１には装置り
に送るべきデータを書込むが、データが送信器かどうか
に関係なくアドレスを送信スキャン回路２０６で順次ス
キャン（走査）して転送データを読み出し、データ伝送
線路２０４を通じて装置りに転送する動作をくり返す。

ＲＡＭ２０２は同期信号伝送線路２０５にて送られた同
期信号によってＲＡＭ２０１と同期してアドレスを順次
スキャンし、装置Ｃからの転送データを順に書込む動作
をくり返す。この動作により２つのＲＡＭ２０１と２０
２のデータは２０１の内容が書き変わってもすぐ同一に
なる。なお２０９は受信スキャン回路、２０７　、２０
８はドライバ（送信器）、２１０　、２１１はレシーバ
（受信器）である。またデータは送信ドライバ２０７か
ら２０４を経て２１０で受信され、同期信号はドライバ
２０８から２０５を経て受信レシーバ２１１で受信され
る。

この形態でＲＡＭ２０１と２０２のアドレスを任意の固
定長で区分しこれを１電文とする。第４図はＲＡＭのア
ドレスマツプの一例を示したもので、１電文中にはデー
タと共にＲＡＭ２０１に新しく書込んだことを示す書込
み回数のカウント値と、データの転送誤りをチェックす
る誤り検出コードが含まれている。これらは装置ＣのＣ
ＰＵ　（図示省略）が送信処理に応じてＲＡＭ２０１に
書込む、装置Ｃが電文を転送する際にはＲＡ　Ｍ２Ｏ１
に転送データを書き込み、書き込み回数カウントを増す
ように書換え誤り検出コードを書換える。装置Ｃから装
置りへはデータが前記のように自動的に転送されている
。装置りでは各電文中の書込み回数カウント値のアドレ
スを各電文毎に監視し、カウント値が前回の監視値より
増加していれば、その電文のデータは新データであるか
ら誤り検出コードをチェックする。このチェックで誤り
がなければその電文中のデータを新データとして処理す
る。

誤り検出コードでチェックして誤りとなればその電文は
読み捨てるか、くり返しＣからＤヘデータは転送されて
いて回線誤りも頻発するものではないため、次に書き込
み回数カウント値を監視したときには自動訂正され、正
しいデータを取り込める。

このように伝送誤り時も自動的に復元し、相互の複雑な
応答は必要でないため、データを高速伝送するとき転送
処理にＣＰＵの処理時間の大部分を使われたり、誤り時
の再転送要求による相互応答だけに通常の数倍の転送時
間が必要となるなどの問題を防止できる。

また本発明装置はＲＡＭによる構成であるため第５図（
第５図は本発明を拡張して受信側を複数とした場合の通
信制御装置の構成例図）に示すように、送信側装置Ｅの
送信ＲＡ　Ｍ２２１と受信側装置Ｆ、Ｇ、Ｈの各受信Ｒ
ＡＭ２２２．２２３．２２４をアドレスでそれぞれ対応
するように分割し、Ｅの送信スキャン回路２２５とＦ、
Ｇ、Ｈの各受信スキャン回路２２６．２２７．２２８の
同期をとるようにすれば、送信１対受信３の送信ができ
る。このときのデータおよび同期信号は送信ドライバ２
２９から送出され、データ、同期信号伝送線路２３３を
通じてＦ。

Ｇ、Ｈの各受信レシーバ２３０．２３１．２３２で受信
される。

同様に第６図（第６図は本発明を拡張して送信側を複数
とした場合の装置の構成例図）のように、送信側装置Ｉ
とＪの送信ＲＡＭ２４１．２４２と受信側装置にの受信
ＲＡＭ２４３をアドレスでそれぞれ対応するように分割
すれば、送信２　（またはｎ）対受信１の送信ができる
。なおタイミングについては夏でタイミングクロンクを
発生し、ＩとＪの送信データの衝突を防いだり、Ｋの受
信タイミングを制御する。

第５図および第６図は一例であって、相互の送信ＲＡＭ
、受信ＲＡＭの分割数はＲＡＭであるため任意に分割で
きて、送信１対受信ｎに、送信ｎ対受信ｌも可能である
。また上記の１対ｎ、　　ｎ対１を組合わせれば送信ｎ
対受信ｎの構成も可能である。

第７図は１対１で送信、受信を行う場合（第３図）の本
発明を実施した制御装置の基本的な構成を示すブロック
図で、Ｌはデータを送信する制御装置、Ｍはデータを受
信する制御装置とする。送信側の３０１はＣＰＵで送信
処理をする、３０２はＣＰＵのデータ書き込み、データ
送信時のデータバス、３０３はＣＰＵが書き込んだデー
タを保持し、カウンタ３０８からの送信アドレスに従っ
てデータを読み出し送信する送信ＲＡＭ、３０４は３０
３へのアドレスバス、３０５はアドレスセレクタで、Ｃ
ＰＵ３０１からのＣＰＵライトアドレス３０６　と送信
アドレスカウンタ３０８からのカウント値による送信ア
ドレス３０７が衝突しないように時分割で切替えＲＡ　
Ｍ２Ｏ３に入力させる。

送信アドレスカウンタ３０８は、アドレスバス３０４の
送信データをインクリメントし、繰返し読み出し送信す
るための送信アドレスを発生する。また受信側と同期を
とるための同期信号も出力する。

３０９はクロック信号でカウンタ３０８を動かす。３１
０もクロック信号で、１データ毎に１パルスを送信し、
受信側のアドレスカウンタ３５８を送信側のアドレスカ
ウンタ３０８と同時に動かす。３１１はクロック発生器
である。３１２は同期信号で、３０８と３５８のカウン
ト値を同期させるため１電文毎または全アドレスの一巡
毎に１つの同期パルスを挿出する。

３１３〜３１５は送出回路で、３１３は送信データ、３
１４は同期信号、３１５はクロック信号をそれぞれ送出
する。３１３〜３３３は送信側と受信側を結ぶ線路で、
３３１はデータ伝送用、３３２は同期信号用、３３３は
クロック用である。

次に受信側に移って３５１はＣＰＵで受信処理をする。

３５２はＣＰＵのデータ読み出し、データ受信用のデー
タバス、３５３は受信ＲＡＭで、送信側からのデータが
カウンタ３５８の受信アドレスで自動的に書き込まれ、
このデータでＣＰＵが受信処理をする。３５４はＲＡＭ
３５３へのアドレスバス、３５５はアドレスセレクタで
ＣＰＵからのリードアドレスとカウンタ３５８からの受
信アドレスがぶつからないよう時分割で切替えＲＡＭ３
５３に入力させる、３５６はＣＰＵのリード時のリード
アドレスバス、３５７は受信アドレスバスでカウンタ３
５８のカウントによる受信アドレスを出力する。３５８
は受信アドレスカウンタで、送信側よりの３０８と３５
８を同時に動かすためクロック３５９と同期信号３６０
により動作し送られてくるデータをＲＡＭ３５３に書き
込むための受信アドレス３５７を発生する。３６１〜３
６３は受信回路で、３６１は受信データ用、３６２は同
期信号用、３６３はクロック用である。

第８図は第５図と同じく送信側装置が１で受信側装置が
ｎ個のときの本発明による回路構成側図である。この図
において第５図および第７図と同一記号は同一の機能を
有するものとする。Ｌはデータを送信する制御装置で、
第７図のＬと同一構成でよく、ＲＡＭ３０３のアドレス
をＣＰＵ３０１が受信側の数ｎに対応するようにｎ分割
して処理すればよい。Ｎ１．Ｎ２はしからのデータを受
信する制御装置の例で、Ｎ２はＮ１と同一構成であるが
、送られてくるデータが受信装置毎にアドレスでエリア
を分割しているため、アドレスデコーダＡＤＥ２が装置
Ｎ１のエリアと異なる装置Ｎ２のエリヤのデータをＲＡ
Ｍ３５３へ自動書込むように制御している。ＡＤＥＩ、
ＡＤＥ２はアドレスデコーダで、受信時あらかじめ受信
するエリヤとして設定されたアドレスエリヤのデータの
みをＲＡＭ３５３に書込むようにセレクト信号ＳＬ、Ｓ
２を出力する。３３４〜３３６はＮ１とＮ２を結ぶ伝送
線で、３３４はデータ用、３３５は同期信号用、３３６
はクロック信号用である。

第９図は第６図と同じく送信側装置がｎ個で受信側装置
が１つのときの本発明による回路構成の一例を示す。第
７図と記号が共通なＬＬ、Ｌ２はデータを送信する制御
装置の例で、Ｌ２はＬｌと同一構成であるが、その送信
アドレスカウンタ３０８の入力クロックが内部のクロッ
ク発生器３１１よりの信号３０９ではなく、Ｌｌからの
信号３１９に切替器３２０において切替り、Ｌｌのクロ
ック信号および同期信号によりＬｌの３０８とＬ２の３
０８から出力される送信アドレス３０７が同時に動くよ
うになっている。受信側装置Ｍは第７図のＭと同一構成
であるが、送信装置の数に対応するようにＣＰＵ３５１
がＲＡＭ３５３のアドレスを分割し受信データを処理す
る。３０１〜３１５は第７図と共通である。

３１６はアドレスデコーダで、送信時あらかじめ送信す
るエリアとして設定されたアドレスエリアのデータのみ
を送信し、Ｌｌ、Ｌ２の出力同志が衝突しないように各
ＲＡＭ３０３と各送出回路３１３のイネーブル／ディス
エーブルで制御する。３１７はデコード出力である。３
１８は内部クロックを出力している他の送信装置からの
クロック信号受信回路、３１９は３１８よりの外部クロ
ック信号、３２０は送信アドレスカウンタ３０８への外
部クロック３１９と内部クロック３０９の切替器、第９
図の例では送信側装置の１つＬｌのみが内部クロック側
に接続されている。３２１は外部からの同期信号の受信
回路で、内部クロックを使用している送信装置この図で
はＬｌからの同期信号を受信する。３２２はその外部よ
りの同期信号である。３３１〜３３３は第７図同様送、
受を結ぶ線路、３３４〜３３６は第８図と同じく送信側
装置間を結ぶ線路である。

（発明の動作） （１）第７図の回路の動作 制御装置りにおいてＣＰＵ３０１がＲＡＭ３０３に電文
を書き込む、ＲＡＭにはアドレスセレクタ３０５を通じ
てアドレスが加えられる。アドレスセレクタ３０５は送
信のため順次アドレスをインクリメントし、ＲＡＭ３０
３のデータを読み出す送信アドレス３０７とＣＰＵから
のデータのＣＰＵ書き込みアドレスがぶつからないよう
に、アドレスセレクタの時分割ダイヤグラムである第１
０図のように時分割して切替えＲＡＭ３０３のアドレス
に加える。

第１０図においてａはＣＰＵ３０１の書き込みアドレス
（ＷＡ）で信号３０６、ｂは送信アドレスカウンタ３０
８の送信アドレスをＲＡ、ＲＡ＋１゜ＲＡ＋２で常時転
送のためインクリメントしている。Ｃはアドレスセレク
タ３０５のセレクタ信号で、Ｌｏ％１のときａの信号、
旧ｇｈのときｂの信号を選ぶ、ｄはＲＡＭ３０３に加え
られるアドレス信号で、Ｃの信号によりａとｂの信号を
時分割し切替えている。

この方法は装置Ｍにおても、ＣＰＵ３５１のＣＰＵ読み
出しアドレス３５６と受信アドレスカウンタ３５８の受
信アドレス３５７を時分割し切替えるアドレスセレクタ
３５５にても同様に用いられている。なおこの方法は従
来から用いられている時分割の方法であって、周知の手
段であるからこれ以上の説明は省略する。

さて送信アドレスカウンタ３０８ではクロック発生器３
１１のクロックによって送信アドレスを−カウントアツ
プし、これによってＲＡＭ３０３のデータをすべて読み
出させ装置Ｍに転送する。

そして最終アドレスに達するとまた最初に戻って、順次
繰返すことによりＲＡＭ３０３のデータの変化に関係な
く常に新しいデータを、転送し続ける。カウンタ３０Ｂ
は装ｆｉＭ側の受信アドレスカウンタ３５８の受信アド
レスを同期させるための同期信号を出力する。クロック
発生器３１１はカウンタ３０８と３５８のアドレスを同
時に動かすため同じクロック信号を送出する。またＬと
Ｍの両装置間はデータ、同期信号、クロックの３つの信
号で結ばれていることは図示の通りである。

次に装置Ｍにおいては、装置りから送られる同期信号と
クロック信号によって送信アドレスカウンタ３０８と同
期がとれた１対１に対応する受信アドレスを受信アドレ
スカウンタ３５８で発生し、受信したデータを順次ＲＡ
Ｍ３５３に自動的に書込む。ＣＰＵ３５１はＲＡＭ３５
３に入ったデータをアドレスセレクタ３５５を通したア
ドレスで読出し受信処理を行う。この３５５の動作は第
７図の構成で説明した通りである。

転送する電文はｌ対Ｉに対応するＲ　Ａ　Ｍ２Ｏ３と３
５３のアドレスを任意の必要な固定アドレス長でソフト
ウェアで区切って１電文とする。１電文は転送するデー
タと、データが変化したことを示すための書き込み回数
カウント値と、データ誤りをチェックする誤り検出のＣ
ＲＣコードまたはＢＣＣコードによって構成されている
。

第１１図（Ａ）は送信側装置りの処理のフローチャート
である。ＣＰＵ３０１はＲＡＭ３０３のアドレスで区切
った１電文中にこの図の１５１でデータを書き込み、１
５２で書き込み回数カウント値をカウントアツプするよ
うに書換える。最後に１５３でＢＣＣまたはＣＲＣコー
ドを書き込む。

この処理中も装置りは自動的にハードウェアがデータを
転送し続ける。

第１１図（Ｂ）は受信側装置Ｍの処理のフローチャート
である。図の１６１ではＣＰＵ３５１がＲＡＭ３５３内
の複数電文の書き込み回数カウント値のアドレスを次々
とスキャンして値を読み出し前回スキャンした値と比較
を行う。図の１６２では比較値が同一なら次の電文の書
き込み回数カウント値のアドレスの値を読みに行くが、
変化していればその電文のＢＣＣまたはＣＲＣのチェッ
クを１６３で行い、電文自体がデータエラーを起こして
いないかどうかを確かめる。もしデータ誤りがなければ
そのデータを使用し、データ誤りがあれば該当データは
キャンセルし、次の電文の書き込みカウンタを監視して
行くが、電文は繰返し転送されているため次に書き込み
回数カウントを監視してまた来たデータを正規のデータ
として取込むことができる。

（２）第８図の回路の動作 本回路は送信装置が１つで受信装置が複数の場合である
。送信装置りは第７図の装置りと同じ構成で、制御の基
本は変わらないが送信先を送信ＲＡＭのアドレスで決め
ており、電文の送付先によって送信ＲＡＭに書き込むア
ドレスを制御する必要がある。装置りは第７図のＬと同
様にアドレスをすべてスキャンしすべてのデータを常時
転送し続ける。受信装置のＮ１とＮ２はこのデータを第
７図の装置Ｍと同じように受信ＲＡＭ３５３に書き込む
ようにそれぞれの受信アドレスカウンタ３５８が送信側
と同期しながら受信アドレスをインクリメントするが送
られてくるすべての電文から各受信装置に対応する電文
のアドレスのものだけ選んで自動的に書き込むようにア
ドレスデコーダＡＤＥが選別する。

各ＣＰＵ３５１の受信制御は同一でよい。

（３）第９図の回路の動作 本回路は送信側が複数で受信装置が１つの場合で、受信
制御装置Ｍは第７図のＭと同じ構成である。また制御方
式の基本は第７図と変わらないが、送信側装置Ｌ１．Ｌ
２はアドレスによりアドレスデコーダ３１６におていデ
ータを送付する装置のＲＡＭ３０３および送信回路３１
３を選択し、送信が重ならないように制御する。また各
装置の送信アドレスカウンタ３０８の同期をとるための
同期信号とクロック信号は送信側装置の１つ（図ではＬ
Ｌ）のみから出力させる。このため装置Ｌ１では同期信
号はアドレスカウンタ３０８より、クロックはクロック
トライバ３１５からそれぞれ出力しているが、装置Ｌ２
ではそれぞれ同期信号レシーバ３２１クロツタレシーバ
３１８で受信した信号によって動作する。各送信ＲＡＭ
３０３はそれぞれの送信アドレス３０７によってその制
御装置が送信するエリヤが決まっているため各ＣＰＵ３
０１がそのＲＡＭ３０３の送信データを書き込むエリヤ
を認識し該当するアドレスに送信データを書き込む。

受信側装置ＭはＬｌ、Ｌ２のどらからの受信データかを
その受信ＲＡＭのアドレスによって識別し受信処理を行
う。この他の処理は第７図の送、受１対１の場合と同様
でよい。

（発明の効果） 制御装置間で高速にデータ転送をするとき送。

受信処理を単純にすることによりＣＰＵの他の処理能力
を高めることができる。本発明の効果はこの点にあるが
さらに具体的に説明するとデータ誤りが発生した時も受
信側は特別な処理をする必要はないこと、送信処理、受
信処理は共にＲＡＭへの書き込み、読み出しでよいため
最優先で処理しなくてもデータは正規に転送されること
、受信側の電源が途中で断となり再度投入されても送信
側は繰返して送信しているためデータは自動的に復元で
きること、送信側も受信側もＲＡＭで構成されているた
めメモリマツプで受信側を分割すれば受信側装置が複数
でも送信、受信とも同じ処理で行うことができること、
送信側装置が複数の場合もドライバのイネーブル端子を
制御すれば同様にできること、また受信側が途中で電源
を切られても送、受信側相互で応答せずにデータ転送が
可能となること等である。

ここで本発明のデータ転送速度についての優位性につい
て説明する。従来の装置と比べて本発明による装置では
カウンタによるハードウェアの自動転送を用いているた
めデータ転送速度はハードウェアによる制限まで速くす
ることができるが転送速度を同一とした場合についてこ
こでは述べる。

第１２図は本発明装置と従来の装置のデータ処理速度比
較図である。この図中（Ａ）はデータ誤り（エラー）の
無いときの受信側処理のタイムチャートであるが、デー
タチェック時間を同じとすると受信処理の時間には変わ
りはない。しかし図（Ｂ）のようにデータ誤りが発生し
た場合には従来の装置ではデータをチェックしデータの
再送要求を行うことが必要であるのに対して本発明装置
では再送要求は行わず、データは繰返し送られているた
めチェック後の再送要求の分だけ受信処理時間は早くな
る。さらに転送速度が速くなる程データチェックおよび
再送要求の時間はデータ転送時間に対し相対的に大きく
なるため本発明の有効性は大きくなる。なお送信側はＲ
ＡＭに書き込むだけで自動的に転送され、特別なエラー
処理および再送処理は必要としないため処理は簡単にな
ることも著しい効果である。

【図面の簡単な説明】

第１図は従来の通信制御回路の構成例図、第２図は第１
図の制御のフローチャート、第３図は本発明の概要説明
図、第４図は本発明による制御装置に使用されるＲＡＭ
　（メモリ）のアドレスマツプの一例図、第５図および
第６図は本発明を実施した送信または受信の一方側のみ
が複数の場合の通信制御装置の各構成例図、第７図は本
発明による通信制御装置の基本的な構成図で１対１の送
。 受を行う場合である。第８図は第５図と同じく１つの送
信側制御装置に対し受信側制御装置が複数の場合の回路
構成側口、第９図は第６図と同じく送信側制御装置が複
数で受信側制御装置が１つの場合の回路構成側口、第１
０図はアドレスセレクタの時分割ダイヤグラム、第１１
図（Ａ）、（Ｂ）はそれぞれ第７図の送信側制御装置り
および受信側制御装置Ｍの処理のフローチャート、第１
２図は従来の制御装置と本発明による制御装置のデータ
の処理速度比較図である。 ３０２・・・データバス、３０４・・・ＲＡＭアドレス
、３０５・・・アドレスセレクタ、３０６・・・ＣＰＵ
アドレスバス、３０７・・・送信アドレス信号、３０８
・・・送信アドレスカウンタ、３０９　、３１０・・・
内部クロック信号、３１１・・・クロック発生器、３１
２・・・内部同期信号、３１３・・・データドライバ、
３１４・・・同期信号ドライバ、３１５・・・クロック
トライバ、３１８−４１一部クロックレシーバ、３１９
・・・外部クロック信号、３２０・・・クロック選択器
、３２１・・・外部同期信号レシーバ、、　　３２２・
・・外部同期信号、３３１・・・データ線ケーブル、３
３２・・・同期信号線ケーブル、３３３・・・クロック
信号線ケーブル、ＡＤＥ・・・アドレスデコーダ、３５
３・・・受信ＲＡＭ、　　３５４・・・ＲＡＭアドレス
、３５５・・・アドレスセレクタ、３５６・・・ＣＰＵ
アドレスバス、３５７・・・受信アドレス信号、３５８
・・・受信アドレスカウンタ、３５９・・・クロック信
号、３６０・・・同期信号、３６１・・・データレシー
バ、３６２・・・同期信号レシーバ、３６３・・・クロ
ック信号レシーバ。

Claims (1)

【特許請求の範囲】
1. データを送信処理する送信制御装置と送信されたデータ
   を受信処理する受信制御装置間に高速かつ大量のデータ
   を転送する回路であって、前記送信側制御装置には送信
   用ＣＰＵ（中央処理装置）と、このＣＰＵが書き込んだ
   データを保持し送信カウンタからの送信アドレスに従っ
   てデータを読み出し送信するランダムアクセスメモリ（
   ＲＡＭ）と、クロックパルス発生器と、クロックパルス
   発生器よりのクロックを計数し前記ＲＡＭの送信データ
   のアドレスを順にインクリメントしかつデータを繰返し
   読み出し送信するための送信アドレスと同期信号を発生
   するアドレスカウンタと、前記ＣＰＵからの書き込みア
   ドレスと前記アドレスカウンタの出力から前記送信アド
   レスを前記ＣＰＵに送出するアドレスセレクタおよびデ
   ータ信号、同期信号、クロック信号のそれぞれを受信側
   に送出する送出回路と伝送線路を設け、かつ前記受信側
   装置には前記送信側よりのデータ信号、同期信号、クロ
   ック信号をそれぞれ受信する受信回路と、受信処理を行
   う受信用ＣＰＵと、送信されたデータを受信アドレスに
   よって自動的に書き込まれる受信用ＲＡＭと、送信側よ
   り送られた同期信号によって送信されたクロック信号を
   計数し受信アドレスを出力する受信アドレスカウンタと
   、受信用ＣＰＵよりの読み出しアドレスと前記受信アド
   レスとにより受信ＲＡＭのアドレスを時分割で切替え受
   信データを受信ＲＡＭに順に書き込むアドレスセレクタ
   を設けて、送信データの送出と受信データの書き込みと
   を順に繰返すことを特徴とするデータ通信の送、受信制
   御回路。