JP2703377B2

JP2703377B2 - バッファ装置

Info

Publication number: JP2703377B2
Application number: JP1344353A
Authority: JP
Inventors: 英治大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1998-01-26
Anticipated expiration: 2013-01-26
Also published as: JPH03201842A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は例えば、ISDN回線に接続して使用される電子
交換機のインターフェース等に使用され、互いに非同期
の通信路間での伝送フレームの授受に際して問題となる
位相差の吸収を図るために用いるエラスティックバッフ
ァ装置の改良に関する。

（従来の技術）近年、通信技術の進歩や通信形態の多用化に伴い、種
々の通信ネットワークシステムが開発されているが、そ
の中にディジタル総合サービス網（IDSN;integrated se
rvices digital network）がある。このISDNは、電話、
データ、ファクシミリ通信や各種通信処理サービスを一
つのディジタル通信網で総合して提供するもので、この
ISDNを使用した通信システムは、例えば、次の如く構成
される。

すなわち、このシステムはディジタル回線交換網やパ
ケット交換網、共通線信号網等が接続されるISDN交換機
を有し、このISDN交換機に対し、加入者線をユーザ宅内
の網終端装置に接続し、ユーザ宅内ではこの網終端装置
を宅内バスに接続し、宅内バスには電話装置やファクシ
ミリ装置、ボイスメール装置、印字装置、パーソナルコ
ンピュータ等の通信端末装置を接続している。そして、
各加入者線毎に複数の通信チャネルを選択的に使用して
通信端末装置間で所望の通信を行う。例えば、伝送速度
が192Kビット／秒の１次群基本インターフェースでは、
64Kビット／秒のＢチャネル二つと、16Kビット／秒のＤ
チャネル一つとを時分割多重し、これらのチャネルを使
用してデータ等の伝送を行うことができる。

このようなISDN網における電子交換機の構成を第６図
に示す。

ISDN交換機の基本的構成は、ISDN網とのインターフェ
ースを行うISDNインターフェース３、ISDN網より送受さ
れるディジタルデータの交換を行う時分割スイッチユニ
ット１、ISDN網のサンプリング周波数と電子交換機のサ
ンプリング周波数との同期を行うためのPLL（フェーズ
ロックループ）回路２、内線電話機のインターフェース
５、これら時分割スイッチユニット１、ISDNインターフ
ェース３、内線電話機インターフェース５等を制御し、
電話路の作成、終話監視、その他ISDNのサービスに対応
し交換機を制御する中央制御回路４から構成される。

以下、ISDNインターフェース３が一次群インターフェ
ースであった場合の動作例を示す。

第７図はISDN1次群インターフェース３の内部構成を
示したブロック図であり、図に示すようにレシーバ６、
サンプリング＆フレーミング回路７、クロック抽出回路
８、受信用コンバータ９、送信用コンバータ10、分周器
11、プロトコル制御回路12、トランスミッタ13、PLL回
路14、エラスティックバッファ15等より構成される。

ISDN網から受信されるAMI（Alternate Mark Inversio
n）符号の信号はレシーバ６によって回路内のディジタ
ルICの動作レベル、例えば、TTLレベルやCMOSレベルに
適合した信号に変換される。レシーバ６の出力信号はAM
I符号を正規化した信号であり、この信号にはクロック
信号が重畳されている。従って、このクロックを分離
し、ISDNから受信データをサンプリングするためのクロ
ックを作るのがクロック抽出回路８である。このクロッ
ク抽出回路８により分離して出力されたクロック信号を
もとに、サンプリング＆フレーミング回路７は受信デー
タをサンプリングし、次にこのサンプリングされた受信
データより、フレームビットの抽出を行い、受信された
データのチャネル１を先頭に順次、各チャネルを1.544M
bpsの速度でシリアルデータとして出力する。

このように、サンプリング＆フレーミング回路７で
は、ISDN回線からの受信データのサンプリングとフレー
ム同期を行い、受信データを1.544Mbpsのシリアルデー
タ（PCMデータ）として順次出力する。ここで、ch24
（データチャネル24）までのデータがプロトコル制御回
路12に読み取られ、プロトコル制御が行われる。プロト
コル制御の結果、CPU制御バスを介してCPU制御用の情報
がプロトコル制御回路12と中央制御回路４との間で授受
され、内線の読び出し制御、時分割スイッチ１の制御が
行われ、通話路が形成される。

次に通話路が形成されるまで、すなわち、サンプリン
グ＆フレーミング回路７の出力するPCMデータが電子交
換機のPCMハイウェイに送出されるまでの経緯を説明す
る。

サンプリング＆フレーミング回路７において、サンプ
リングとフレーム同期を行って得た受信データは1.544M
bpsであることは既に述べたが、この受信されたシリア
ルデータは24チャネル分（64Kbps×24;従って、64Kbps
×24＋フレーミングビット（８ビット）＝1.544Mbpsと
なる）が多重化されたものであり、ch1（チャネル１）
を示すフレームパルスを持つ。

1.544Mbps→2.048Mbps変換用の受信用コンバータ９は
このフレームパルスをもとに、ch1（チャネル１）を判
別し、1.544Mbpsのシリアルデータを読み込む。この読
み込みを行うために用いるクロック信号は、クロック抽
出回路８の出力クロック、すなわち、サンプリングクロ
ックとする。

受信用コンバータ９はサンプリング＆フレーミング回
路の７の1.544Mbpsの伝送速度の出力データを2.048Mbps
の伝送速度にデータ速度を変換する。この変換出力を電
子交換機におけるPCMハイウェイ16側とのインターフェ
ースであるエラスティックバッファ15へ送出する。

速度変換の様子は第８図（ａ）に示すが、受信系にお
ける速度変換は1.544Mbpsを2.048Mbpsに変換するもので
あるから、チャネル当り、64Kbpsとすると、2.048Mbps
では64Kbps×32であり、実際の伝送チャネル数は24チャ
ネルであるから、８チャネル分あまる。そのため、64Kb
ps×８チャネル分はデータを伝送しないようにしてい
る。

すなわち、多重して伝送するのは１から24チャネルま
での24チャネル分であり、1.544Mbpsの速度の場合、こ
れを125μｓで送るが、1.544Mbpsから2.048Mbpsにデー
タ速度を変換する際には125μｓで2.048Mbpsに変換する
ために、32チャネル分の容量になる。しかし、増えた８
チャネル分のタイムスロット（25から32までのタイムス
ロット）は、ハイインピーダンスとし、実際のデータ伝
送には使用しない。

このようにしてコンバータ９により速度変換された出
力データはエラスティックバッファ15に送られ、ここに
一時保持される。エラスティックバッファ15は１フレー
ムのデータをストアするメモリから構成されており、変
換器側（コンバータ9,10側）のPCM同期信号とISDNイン
ターフェース３内の受信フレーム同期信号（フレームパ
ルス）との間の位相を吸収する役割を担っている。

その理由は大きく分けて２つあり、１つはISDN回線側
と交換機側PCMハイウェイとでは、同期関係が全く無い
ので、ISDN回線側の受信データと、交換機のPCMハイウ
ェイとの位相が異なってしまうために、この位相の違い
を吸収するためのバファが必要となるためである。

もう１つは、ISDN回線より受信される受信データには
ジッタやワンダが含まれており、時間的なゆらぎを吸収
する必要があるからである。

エラスティックバッファ15はこれら位相のずれやジッ
タ、ワンダを吸収するように構成される。

このように受信データは上記エラスティックバッファ
９によって位相吸収及びジッタ，ワンダと云った受信デ
ータのゆらぎを吸収して電子交換機側のPCMハイウェイ1
6に受信される。通常PCMハイウェイ16は2.048Mbps、す
なわち、32チャネル分の通話路PCMデータが多重化され
たハイウェイであり、時分割タイムスイッチ１によって
交換接続が行われる。また、ISDN一次群インターフェー
スの伝送は24チャネルを多重化しているので、上述の速
度変換が必要となる。

PCMハイウェイ16からISDN網への送出はエラスティッ
クバッファ15を介して受けた伝送速度2.048Mbpsのデー
タを、送信用コンバータ10で1.544Mbpsに速度変換す
る。これは第８図（ｂ）に示すように、32チャネル分の
タイムスロットの後半の８チャネル分を削って１チャネ
ルから24チャネルまでの24チャネル分のタイムスロット
分を取り出すことで行う。これをフレームビット付加回
路13に与えて、ここでフレームビットを付加し、トラン
スミッタ13に与えてISDN網へと送出する。

ここでISDN1次群インターフェースと交換機側時分割
スイッチ１との間で位相吸収を行うエラスティックバッ
ファ15、2.048Mbps/1.544Mbpsの変換器であるコンバー
タ9,10の動作クロックについて説明する。

第１に受信データより作成した1.544MHzのクロックは
分周器11によって分周され、8KHzのクロックが作られ
る。これは1.544MHzのクロックを192分周することで得
られる。次にPLL回路14は前記8KHzクロックを逓倍する
ことにより1.544MHz,2.048MHzクロックを作成する。

1.544MHzは送信用クロックであり、受信データが回線
の故障などで得られなくなった場合も送信できるよう
に、PLL回路14は自走で1.544MHzを発信できるように構
成してある。また、2.048Mbpsの伝送速度で送られてく
るデータを1.544Mbpsの伝送速度に速度変換するための
送信用コンバータ10の読み出しクロックとしても用いら
れる。

2.048MHzも1.544MHzと同様に作成され、2.048Mbps/1.
544Mbps変換する送信用コンバータ10の2.048Mbps側デー
タの書き込みクロックは、エラスティックバッファ15、
受信用コンバータ９の読み出しクロックとしても用いら
れる。また、コンバータ9,10、エラスティックバッファ
15はPLL回路14のフレームパルスにより同期されて動作
する。

このような同期を実施する系を用いる理由を以下に示
す。

通常、交換機とISDNインターフェースとはサンプリン
グ周波数において同期する系を作るように構成される。

これは、伝送速度の異なる場合、データの伝速に欠落
が発生するためで、ISDNインターフェース３より出力さ
れる8KHzクロック（すなわち、サンプリング周波数）を
交換機側のPLL回路２により逓倍することにより、2.048
MHzを得、これを交換機側の時分割スイッチ１にクロッ
ク信号として与えて、周波数同期を行う。これにより、
周波数的には同期するようになるものの、位相の同期は
とれないため、PCMハイウェイ16のチャネル１とISONの
チャネル１とは位相の差が常に存在することになる。こ
れを吸収するのが前述したエラスティックバッファ15で
ある。

交換機側とISDNインターフェース３とのデータ授受
は、このようにエラスティックバッファ15を通して行わ
れるが、ISDNインターフェース３内では2.048Mbps/1.54
4Mbpsの速度変換をする必要がある。

また、ISDNインターフェースカードは１交換機に多数
収容されるために，交換機側としては各ISDNインターフ
ェース３が個々に独立分離して動作して、PCMハイウェ
イとの間のデータ授受とCPU制御データの授受をするだ
けで済むようにし、特別な制御はしないで済むように構
成されている。このようにするために、エラスティック
バッファ15をPCMハイウェイ16との間のインターフェー
スとして用いている。

次にエラスティックバッファ15の動作を説明する。

第９図はエラスティックバッファ15の概念図であり、
入力データのフレーム同期信号が入力されると書込みア
ドレスカウンタWCAはリセットされ、入力データはメモ
リＭにその先頭アドレス位置から書き込まれる。そし
て、書込みアドレスカウンタWCAはデータクロックによ
り、順次アドレス更新され、その時々の示すアドレス位
置に入力データを書き込んで行く。

一方、メモリＭよりの読出しは読み出しアドレスカウ
ンタRCAの指示するアドレス対応のものについて行う
が、出力データ側のフレーム同期信号が入力されると、
読み出しアドレスRCAはリセットされ、これにより、メ
モリＭの先頭からカウンタRCAの内容に従い、データが
読み出される。

このように、入力されたデータのメモリＭへの書込動
作、メモリＭからの読出し動作は独立しているため、入
力側，出力側の位相を吸収することが可能となる。

しかしながら、エラスティックバッファ15は受信用デ
ータの位相吸収用、送信用データの位相吸収用と云うよ
うに、系統別に設ける必要があり、回路規模の大型化を
招くことが避けられない。

そこで、１フレーム分のみのメモリを使用して送受信
共用の構成とすることが考えられるが、このようにする
と小型化・低価格化が期待できるものの、送信系と受信
系は互いに同期を考えずにデータを扱うことから。入力
系と出力系が共用のメモリを使用することになると、デ
ータアクセスの衝突が避けられないと云う問題がある。

（発明が解決しようとする課題）上述の如く、ISDN交換機では交換機内部での伝送デー
タの位相と、網の伝送データの位相とで同期関係がない
ため、これらの位相の吸収等のためにエラスティックバ
ッファを設け、授受するデータはこれに一旦、取り込ん
でから読出すことで対処している。

一方、交換機内部のPCMハイウェイとエラスティック
バッファとの間のデータ授受、エラスティックバッファ
と送信用、受信用の各コンバータとの間のデータ授受は
同期関係が無いことから、１フレーム分の容量のメモリ
を１系統のみ設けて、これを送信系と受信系で共用する
構成をとれない。

すなわち、送信系と受信系が共用のメモリを使用する
ことになると、データアクセスの衝突が避けられないか
ら、エラスティックバッファでは１フレーム分ずつメモ
リ容量を持たせたメモリを、送信データ用、受信データ
用にそれぞれ用意する必要がある。

そのため、装置の回路規模の大型化が避けられず、交
換機内にはISDNインターフェースは複数設けられるの
で、装置の大型化とコストアップが避けられないと云う
問題点があった。

そこで、本発明の目的とするところは、１フレーム分
のみの送受信共用のメモリにてエラスティックバッファ
を構成しても、支障なく目的の機能を得ることができ
て、回路規模を増大を抑制でき、コストの低減を図るこ
とが出来るようにしたバッファ装置を提供することにあ
る。

〔発明の構成〕

（問題を解決するための手段）上記目的を達成するため、本発明は次のように構成す
る。すなわち、複数のタイムスロットよりなり、複数チ
ャネルのデータをそれぞれのチャネルに割当てたタイム
スロットを使用して伝送するための伝送フレームを、異
なる通信路間で授受するため、受信した伝送フレームを
一旦保持し、送出側のタイムスロットに同期して読出し
て送出することにより前記通信路間の位相差等を吸収す
るようにしたバッファ装置において、少なくとも伝送フ
レームの構成タイムスロットの数分のメモリアドレスを
持ち、二つのアクセスポートを有すると共にこれらポー
トは前記伝送路に対応させてあり、それぞれのポートの
アクセス指令に応じ、そのアクセス指令を受けたポート
側でデータの授受を行うと共に二つのポートが同一アド
レスに対するアクセスを行う競合時には一方に優先権を
与えて他方はアクセスを禁止するようにした競合制御機
能を有する送受信共用のメモリ手段と、前記各ポート対
応に設けられ、受信データを一時保持すると共に該保持
データを対応するポートより前記メモリ手段に供給する
バッファ手段と、前記各ポート対応に設けられ、そのポ
ート対応の通信路側より得られるフレーム同期信号でフ
レーム同期をとると共に、該通信路側の伝送クロックに
て伝送フレームにおける現在のタイムスロットを検知
し、前記メモリ手段の指定ポートに対する禁止の期間、
前記タイムスロットの検知を停止する検知手段と、前記
各ポート対応に設けられ、そのポート対応の前記検知手
段の出力をもとに現在のタイムスロットに対応した書き
込みアドレス情報およびその前のタイムスロットに対応
した読出しアドレス情報をそれぞれタイミングをずらし
て発生する各ポート対応のアドレス発生手段と、前記各
ポート対応に設けられ、そのポート対応の前記検知手段
のタイムスロット検知出力にてタイミングをとると共に
前記アドレス発生手段が前記書き込みアドレス情報を発
生するタイミング時には送信データを読出すべく、前記
読出しアドレス情報を発生するタイミング時には前記バ
ッファ手段に保持された受信データを前記メモリ手段に
書き込むべく、アクセス指令を前記対応ポートに与える
タイミング制御手段とより構成する。

（作用）このような構成において、伝送フレームを異なる通信
路間で授受する際に競合制御機能を有する送受信共用の
メモリ手段を用いて一方の通信路側ではこのメモリ手段
の一方のポートよりアクセスし、他方の通信路側ではこ
のメモリ手段の他方のポートよりアクセスすることによ
り、受信伝送フレームを一旦、このメモリ手段に保持
し、送出側のタイムスロットに同期して読出して送り出
すことで、通信路間の位相差等を吸収して送受信する。

すなわち、それぞれの通信路側ではその通信路側より
得られる受信データをそれぞれ対応のバッファ手段に一
時保持し、また、各ポート対応の検知手段は該ポート対
応の通信路側より得られるフレーム同期信号および伝送
クロックを用い、これらのうち、フレーム同期信号でフ
レーム同期をとると共に、伝送クロックを参照して伝送
フレームにおける現在のタイムスロットを検知する。

そして、それぞれのポート対応のアドレス発生手段は
そのポート対応の検知手段の出力をもとに現在のタイム
スロットの直前のタイムスロット対応の書き込みアドレ
ス情報およびその前のタイムスロット対応の読出しアド
レス情報をそれぞれタイミングをずらして発生し、前記
メモリ手段にそれぞれ対応のポートより与えてアドレス
指定を行う。一方、それぞれのポート対応のタイミング
制御手段はそのポート対応の前記検知手段の出力をもと
に通信路側の前記伝送フレームにおける各タイムスロッ
トのタイミングを検知すると共に前記アドレス発生手段
が前記書き込みアドレス情報を発生するタイミング時に
は送信データを読出すべく、前記メモリに前記対応ポー
トより読出しのアクセス指令を与え、前記読出しアドレ
ス情報を発生するタイミング時には該ポート対応の前記
バッファ手段に保持された受信データを前記メモリ手段
に書き込むべく、書込みのアクセス指令を与える。

そのため、２つのポートそれぞれのアクセスしようと
するアドレスが競合（衝突）しない限り、片方の通信路
より受けたデータを、もう片方の通信路へ位相差を吸収
して渡すことができる。

競合が生じた場合はメモリ手段は一つのポートに優先
権を与え、他はアクセスを禁止する。そのため、禁止さ
れた方のポートに接続されている検知手段は伝送クロッ
クの参照を停止するので当該禁止ポートに接続されてい
るアドレス発生手段はその禁止の間、アドレス出力動作
を停止する。そして、優先権を得た側のポートのアクセ
スが終わると、禁止が解かれるので動作を再開し、先の
競合時に競合したアドレスを再度、アクセスすることに
なる。以後は、タイミングがずれるので２つのポートは
アクセスの競合が生じない。

この結果、非同期の２つの通信路間で伝送フレームの
授受を行う場合に、送信系と受信系を共通のメモリを介
して授受することが可能になり、メモリの節約を図るこ
とができると共に、メモリの節約できる分、回路の小形
化を図ることができるようになる。

（実施例）以下、本発明の一実施例について、図面を参照して説
明する。

第１図は本発明の一実施例であり、図中31は送信系用
および受信系用共用のデュアルポートRAM（ランダム・
アクセス・メモリ）である。このデュアルポートRAMは
２つのアクセスポートを持ち、２つのアクセスポートよ
り同時にアクセスすることができるメモリであり、この
デュアルポートRAM31は２つのポートからアクセスした
際におけるアクセスの衝突時には衝突を意味するビジー
信号/BUSYを送出することができる。すなわち、デュア
ルポートRAM31は２つのポートより同時期に同一のアド
レスをアクセスする要求が入ると後からアクセス要求し
たポートにビジー信号/BUSYを送出する構成としてあ
る。

20および33はバッファ、21および32はシリアルデータ
をパラレルデータに変換するS/P（シリアル／パラレ
ル）変換器、22および34はパラレルデータをシリアルデ
ータに変換するP/S（パラレル／シリアル）変換器、23,
24はカウンタ27,28の出力からアドレスを作成するアド
レス作成器でROM（リード・オンリ・メモリ）などによ
り構成する。

25,26はカウンタ27,28の出力をもとに、デュアルポー
トRAM31のリード／ライト信号を作るタイミング作成回
路である。前記カウンタ27,28はフレーム同期信号に同
期してクリアされ、2.048MHzクロックを“0"〜“255"ま
でカウントするものである。

バッファ20、S/P変換器21、アドレス作成器23、タイ
ミング作成回路25、カウンタ28、P/S変換器34はＢ側の
構成要素であり、バッファ33、S/P変換器32、アドレス
作成器24、タイミング作成回路26、カウンタ27、P/S変
換器22はＡ側の構成要素である。

Ａ側において、入力端子ＡINの入力はS/P変換器32に
入り、ここでパラレル変換されたデータは一旦、バッフ
ァ33に入り、デュアルポートRAM31のＡポート側のデー
タ入出力側端子DATA（Ａ）へと入力される。

また、データ入出力端子DATA（Ａ）からの出力データ
はP/S変換器22によりシリアル変換されてＡ側の出力端
子ＡOUTへと送り出される構成としてある。カウンタ27
はＡ側に供給されるISDN回線抽出の8KHzクロックより作
成された2.048MHzクロックをカウントする8bitカウンタ
である、デュアルポートRAM31のＡポート側のビジー信
号/BUSYによりウエイトをかけられると、その間、カウ
ントを停止し、また、ISDN回線からの受信フレームから
抽出したフレーム同期信号によりリセット（０クリア）
される構成となっている。

アドレス作成器24はこのカウンタ27のカウント値に対
応したアドレスデータを発生し、デュアルポートRAM31
のＡポート側のアドレス入力端子A0〜A6に与えてアドレ
スを指定する。また、タイミング作成回路26はカウンタ
27のカウント値を受け、このカウント値の下位ビットが
所定の値に達したとき書込み・読出しの信号を発生する
ものである。

また、バッファ33はカウンタ27のカウント値の下位ビ
ットが所定の値に達したとき、ゲートを閉じ、保持デー
タをデュアルポートRAM31のＡポート側に送り出すよう
にしてある。

また、Ｂ側において、入力端子ＢINの入力はS/P変換
器21に入り、ここでパラレル変換されたデータは一旦、
バッファ20に入り、デュアルポートRAM31のＢのポート
側のデータ入出力端子DATA（Ｂ）へと入力される。

また、データ入出力端子DATA（Ｂ）からの出力データ
はP/S変換器34によりシリアル変換されてＢ側の出力端
子ＢOUTへと送り出される構成としてある。カウンタ28
はＢ側に供給される交換機内部の発生クロックである2.
048MHzクロックをカウントする8bitカウンタであり、デ
ュアルポートRAM31のＢポート側のビジー信号/BUSYによ
りウエイトをかけられると、その間、カウントを停止
し、また、交換機内部のPCMハイウェイからの受信フレ
ームから抽出したフレーム同期信号によりリセット（０
クリア）される構成となっている。

アドレス作成器23はこのカウンタ26のカウント値に対
応したアドレスデータを発生し、デュアルポートRAM31
のＢポート側のアドレス入力端子A0〜A6に与えてアドレ
スを指定する。また、タイミング作成回路25はカウンタ
26のカウント値を受け、このカウント値の下位ビットが
所定の値に達したとき、書込み・読出しの信号を発生す
るものである。また、バッファ20はカウンタ26のカウン
トの値の下位ビットが所定の値に達したとき、ゲートを
閉じ、保持データをデュアルポートRAM31のＢポート側
に送り出すようにしてある。

第２図は第１図に示した本発明装置の動作タイミング
を示す図であり、第３図はアクセスの衝突時の動作を示
すタイムチャートである、以下、これらの動作を説明す
るが、その前にデュアルポートRAM31について第５図を
用いて簡単に説明する。

第５図に示すように、デュアルポートRAM31はその内
部に１つのメモリアレイ312があり、このメモリアレイ3
12にA,B2つのI/Oポートが設けてある。これらのポート
のうち、ＡポートはI/Oバッファ313と、アドレスを指定
するデコーダ315があり、ＢポートはI/Oバッファ314
と、アドレスを指定するデコーダ316がある。

I/Oバッファ313,314はメモリアレイ312に対する自接
続ポートへのデータの授受を行うためのバッファであ
り、デコーダ315,316は自己の所属ポートより入力され
たアドレス情報をデコードしてメモリアレイ312のリー
ド／ライトアドレスを指定する。

ここで、デュアルポートRAM31では上記２つのI/Oポー
トいずれからでも、メモリアレイ312を同時にアクセス
することができる。そのため、アクセス競合が発生する
問題がある。すなわち、I/OポートであるA,B両ポートよ
り、同時に同アドレスのアクセスが行われるようとした
場合である。

そのために、A,B両ポートのアクセス状況を監視し、
同アドレスを同時期にアクセスしようとした際には、一
方のみを許可すべく競合防止制御を行う競合回路317が
設けてある。そして、この場合、先にアドレスを定めた
ポートの方が優先権が与えられ、後着の同アドレス・ア
クセス要求を出したポートには、ビジー信号/BUSYが送
出され、そのポートからのリード／ライトが禁止される
ようになっている。さらにこのとき、内部ではビジー信
号/BUSYが出力された側のポートからのメモリアレイ312
への書き込みを防止するようにしている。（但し、“/"
は負理論であることを示す）ビジー信号/BUSYが出力される様子は第４図に示す如
くである。但し、図において、（ｂ）〜（ｄ），（ｉ）
はＡポートの各信号を、また、（ｆ）〜（ｈ），（ｊ）
はＢポートの各信号を示している。

一つのポートから同アドレスを指定してのアクセス要
求が生じると、その要求に対する処理が終了するまでは
他方のポートに対してビジー信号/BUSYが送出されるの
で、両ポートでアクセス競合が生じると、遅く要求が生
じた側ではこのビジー信号/BUSYを受けてアクセスを禁
止される。アドレスが同じでなければ、両ポートから同
時にアクセスすることができる。

以上がデュアルポートRAM31の動作であるが、次に本
発明によるエラスティックバッファの動作を説明する。

まず、エラスティックバッファはＡ側（ISDN回線
側）、Ｂ側（交換機内部のPCMハイウェイ側）の位相差
を吸収するために使用されるために、それぞれ別のフレ
ーム同期信号2.048MHzクロックが入力されるが、それぞ
れの側でのフレーム同期信号と入力される2.048Mbpsデ
ータは第２図に示すような32チャネル目のタイムスロッ
トTS32と１チャネル目のタイムスロットTS1との境目で
発生するような関係を持たせるように第１図回路は構成
してある。

従って、フレーム同期信号のパルスがアクティブ（負
パルス）の時に、2.048Mbpsシリアルデータのタイムス
ロット１を意味していることになる。

このようなフォーマットの2.048Mbpsシリアルデータ
がデュアルポートRAM31に書き込まれ、ある位相をおい
て反対側ポートから読み出され、シリアルデータとして
出力される。

はじめにこの過程を説明する。まず、入力端子ＡINよ
り入力されたシリアルデータはS/P変換器32においてパ
ラレルデータに変換される。そして、バッファ33に送っ
て一時保持する。これをデュアルポートRAM31に書き込
むが、その書き込みタイミングはＡ側のカウンタ27の出
力によって行われる。

例えば、入力端子ＡINに入力されたシリアルデータの
うち、タイムスロットTS2のデータがデュアルポートRAM
31に書き込まれるのは、タイムスロットTS2における8bi
tのデータを受信した後であり、このタイミングをタイ
ミング作成回路26をカウンタ27のカウント値により知っ
て作成するので、このタイミング作成回路26が作成した
ライト信号（書き込み信号）デュアルポートRAM31のＡ
ポートに与えると共に、この時のタイミングをカウンタ
27のカウント値より知ってバッファ33を閉じると同時に
バッファ33の保持データをデュアルポートRAM31のデー
タ入出力端子に送るようにする。

このタイミングはカウンタ27のカウント出力を用いて
次のようにして行う。

例えば、カウンタ27は、“0"〜“255"までをカウント
するものであり、2.048MHzクロックをカウントするの
で、１つのタイムスロット（125μs/32スロット）の期
間では８クロック分が入力されることになって、カウン
タ27は８カウントだけカウントを進める。従って、１つ
のタイムスロットではカウンタ27の出力は“000 b"〜
“111 b"（但し、ｂは２進表記を示す）までが順次出力
され、これは下位２ビット分を見る限りでは１から32ま
でのいずれのタイムスロットでも同一の出力となるの
で、下位２ビット分、すなわち、2⁰bitと2¹bitのAND出
力を使用すれば、１つのタイムスロット内で２回のアク
セス、例えば、 “/2⁰bit"AND“/2¹bit"AND“/2²bit"＝“H"の時ライ
ト、または、 “/2⁰bit"AND“/2¹bit"AND“/2²bit"＝“H"の時のリー
ド、などのように条件設定すれば、簡単にタイミングを作成
することができる。

このようにしてタイミングを合わせてライトされるタ
イムスロットTS2のデータは、アドレス作成器24によっ
てカウンタ出力をデュアルポートRAM31のメモリアドレ
ス“02H"（但し、Ｈは16進表記を示す）に変換する。

このアドレス作成は、ROMによりカウンタ出力に対す
るアドレスを予め定めておけば良い。この場合、デュア
ルポートRAM31のリード／ライト時にアドレスを変え、
Ａポート側でライトしたアドレスはＢポート側でリード
されるようにアドレスを設定しておく。Ｂポート側もＢ
側構成要素を用いて同様に行う。

第３図に動作例を示す。この動作例では、出力端子Ａ
OUTが交換機からISDN回線への送信出力用として、ま
た、出力端子ＢOUTがISDN回線から交換機への受信出力
用として使用され、入力端子ＡINがISDN回線から交換機
への受信出力用として使用され、入力端子ＢINが交換機
からISDN回線への送信出力用として使用される場合を示
している。

入力されるフレームにおける各タイムスロットTSn
（ｎ＝0,1,2,〜31）のデータは次のタイムスロットの初
めでデュアルポートRAM31にライトされ、次に現在のタ
イムスロットの期間内にデュアルポートRAM31よりリー
ドされて出力端子側に出力される。

デュアルポートRAM31はアドレスがタイムスロットに
対応付けられており、ライトされるデータはそのデータ
が所属していたタイムスロットの該当アドレスに対して
書き込まれるようにしてある。また、リードされるデー
タは、そのデータが送り出される際の現実のタイムスロ
ット対応のデータとなるよう、現在のタイムスロットの
次のタイムスロット対応のアドレスに対して行われる。

そして、Ａ側とＢ側ではフレーム同期信号および2.04
8MHzのクロック信号がそれぞれ全く別の系から与えられ
るので、通常はタイムスロットが一致することがない。

そのため、アクセスするメモリアドレスが競合するこ
とがなく、従って、デュアルポートRAM31をＡ側とＢ側
でそれぞれアクセスすることができる。

特にフレームは、０から32までタイムスロットが順に
並ぶので、Ａ側で更新したデータをＢ側が読出す前にＡ
側で更新してしまうと云った心配はなく、また、Ｂ側で
更新したデータをＡ側が読出す前にＢ側で更新してしま
うと云った心配もない。そのため、共用のメモリを使用
して送受信することが可能になる。

以上の動作を行い、入力端子ＡIN側から出力端子ＢOU
T側への伝送の際の位相差Ｔを吸収することができ、ま
た、入力端子ＢIN側から出力端子ＡOUT側への伝送の際
の位相差Ｔを吸収することができる。

このように、デュアルポートRAMを１つ用いてこれを
送信系、受信系で共用する形でエラステイックバッファ
が構成できる。以上は通常の状態である。

ところが、第４図のような動作例が生じたとすると、
第４図の動作例では、入力端子ＡINに入力される受信フ
レームにおけるタイムスロットTS2のデータライト時
に、デュアルポートRAM31のＢポート側ではこのタイム
スロットTS2のデータがリードされるタイミングとなっ
ている。

すなわち、タイムスロットTS2の格納アドレスは決っ
ているので、Ａポート,Bポート共、同一のアドレスをア
クセスすることになる。

このような競合が生じると、デュアルポートRAM31か
らは後からアクセス要求を行ったポートに対してビジー
信号/BUSYを出力すると同時にデュアルポートRAM31内で
は該ポート側のアクセスを禁止する。

この場合はＢポートが後からの要求であるのから、Ｂ
ポートにビジー信号/BUSYが出力され、Ｂポート側のカ
ウンタ28はウエイト状態となって、カウントが停止され
る。そして、Ａポート側のアクセスが終わると、Ｂポー
ト側のアクセス禁止は解かれ、ビジー信号/BUSYはイン
アクティブとなって、Ｂポート側のデュアルポートRAM3
1に対するタイムスロットTS2の格納アドレスのアクセス
が実行される。

タイムスロットTS2の格納アドレスのリード実行後
は、ライト時と同様にカウントを再開したＢ側のカウン
タ28の出力によりタイミング作成回路25はタイミングを
作成し、デュアルポートRAM31におけるタイムスロットT
S2の格納アドレスに格納されたデータがパラレル／シリ
アル変換回路34によりシリアル変換され、タイムスロッ
トTS2に入るデータとしてシリアルバスに出力される。

このように、アクセス競合が発生した場合にはアドレ
スの一致とデータのアクセスが同時に発生するので、前
述したようにデュアルポートRAM31は先に受付けたアク
セス要求によって、遅れてアクセス要求を発生した側の
ポートに対するビジー信号/BUSYをアクティブとし、例
えばＡ側が先にアクセス要求を出したとすれば、デュア
ルポートRAM31からのＢ側に対するビジー信号/BUSYがア
クティブとなり、このアクティブにより、Ｂ側のカウン
タ28のカウント動作のウエイトを行うと、この間、カウ
ントは停止できるので、Ａ側がアクセスを終了した後
に、Ｂ側のアクセスが行える。つまり、Ａ側がアクセス
を終了すると/BUSYが無くなるので、Ｂ側のカウントが
再開され、タイミング制御されてＢ側のアクセス要求を
実行することができるようになる。

この動作過程におけるカウンタ27のウエイト期間が仮
に2.048MHzクロックの１クロック分で済んでしまったと
すれば、カウント停止後の次のクロックでカウンタ27は
再びカウントを進めるので、Ｂ側のデータアクセスは通
常の動作の場合に比べて１クロック分、遅れただけで実
施できることになる。

なお、カウントに際しての上記ウエイトが発生する
と、これによって、アクセスタイミングがずらされるの
で、次に行われるデュアルポートRAM31のアクセスに対
しては競合は発生しなくなる。

競合によるカウンタのウエイトは2.048MHzクロックの
４クロック、すなわち、４回まで許される。しかし、１
フレーム内にこのように何度もアクセス競合が発生する
ことはまず無いと云って良い。従って、普通に動作して
いれば、アクセス競合は発生したとしても１度だけであ
り、これによってタイミングをずらしたための不具合は
発生しない。

このように、本装置は複数のタイムスロットからな
り、複数チャネルのデータを各チャネルに割当てたタイ
ムスロットを使用して伝送するための伝送フレームを、
異なる通信路間で授受するため、受信した伝送フレーム
を一旦保持し、送出側のタイムスロットに同期して読出
して送り出すことにより送受信する通信路間の位相差等
を吸収するようにした例えば、電子交換機に収容するIS
DNインターフェースにおいて電子交換機とISDNインター
フェースの間の位相差吸収用等に用いるエラスティック
バッファとして、少なくとも伝送フレームの構成タイム
スロット数分のメモリアドレスを確保できると共に二つ
のアクセスポートを有してそれぞれのポートのアクセス
指令に応じ、指令を受けたポート側との間でデータの授
受を行うことができ、同一アドレスに対するアクセス競
合時には一つに優先権を与えて他方はアクセスを禁止す
るようにした競合制御機能を有する例えば、デュアルポ
ートRAMによる送受信共用のメモリ手段と、一方の通信
路側より得られる受信データを一時保持すると共に前記
メモリ手段に一方のポートより供給する第１のバッファ
手段と、前記一方の通信路側より得られるフレーム同期
信号および伝送クロックを用い、これらのうちフレーム
同期信号でフレーム同期をとると共に、伝送クロックを
参照して伝送フレームにおける現在のタイムスロットを
検知し、前記メモリ手段の禁止指令を受ける間、前記伝
送クロックの参照を停止する第１の検知手段（第１のカ
ウンタ）と、この第１の検知手段の出力をもとに現在の
タイムスロットの直前のタイムスロット対応の第１アド
レス情報およびその前のタイムスロット対応の第２アド
レス情報をそれぞれタイミングをずらして発生して前記
メモリ手段の前記一方のポートに与え、アドレス指定を
行う第１のアドレス発生手段と、前記第１の検知手段の
出力をもとに前記一方の通信路側の前記伝送フレームに
おける各タイムスロットのタイミングを検知すると共に
前記第１のアドレス発生手段が前記第１アドレス情報を
発生するタイミング時には送信データを読出すべく、前
記メモリ手段に前記一方のポートより読出し指令を与
え、前記第２アドレス情報を発生するタイミング時には
前記第１のバッファ手段に保持された受信データを前記
メモリ手段に書き込むべく、前記一方のポートより書込
む指令を与える第１のタイミング制御手段と、他方の通
信路側より得られる受信データを一時保持すると共に前
記メモリ手段に他方のポートより供給する第２のバッフ
ァ手段と、前記他方の通信路側より得られるフレーム同
期信号および伝送クロックを用い、これらのうちフレー
ム同期信号でフレーム同期をとると共に、伝送クロック
を参照して伝送フレームにおける現在のタイムスロット
を検知し、前記メモリ手段の他方のポートに対する該メ
モリ手段からの禁止指令を受ける間、前記伝送クロック
の参照を停止する第２の検知手段（第２のカウンタ）
と、この第２の検知手段の出力をもとに現在のタイムス
ロットの直前のタイムスロット対応の第３アドレス情報
およびその前のタイムスロット対応の第４アドレス情報
をそれぞれタイミングをずらして発生して前記メモリ手
段の他方のポートに与え、アドレス指定を行う第２のア
ドレス発生手段と、前記第２の検知手段の出力をもとに
前記他方の通信炉側の前記伝送フレームにおける各タイ
ムスロットのタイミングを検知すると共に前記第２のア
ドレス発生手段が前記第３アドレス情報を発生するタイ
ミング時には送信データを読出すべく、前記メモリに前
記他方のポートより読出し指令を与え、前記第４アドレ
ス情報を発生するタイミング時には前記第２のバッファ
手段に保持された受信データを前記メモリ手段に書き込
むべく、前記他方のポートより書込み指令を与える第２
のタイミング制御手段とより構成したものである。

そして、このような構成において、伝送フレームを異
なる通信路間で授受する際に競合制御機能を有する送受
信共用のメモリ手段を用いて一方の通信路側ではこのメ
モリ手段の一方のポートよりアクセスし、他方の通信路
側ではこのメモリ手段の他方のポートよりアクセスする
ことにより、受信伝送フレームを一旦、このメモリ手段
に保持し、送出側のタイムスロットに同期して読出して
送り出すことで、通信路間の位相差等を吸収して送受信
するが、少なくとも伝送フレームの構成タイムスロット
数分のメモリアドレスを確保できると共に二つのアクセ
スポートを有してそれぞれのポートのアクセス指令に応
じ、指令を受けたポート側との間でデータの授受を行う
ことができ、同一アドレスに対するアクセス競合時には
一つに優先権を与えて他方はアクセスを禁止するように
した競合制御機能を有する送受信共用のメモリ手段を１
系統のみ使用する。

そして、一方の通信路側では該通信路側より得られる
受信データを第１のバッファ手段に一時保持し、また、
第１の検知手段は該一方の通信路側より得られるフレー
ム同期信号および伝送クロックを用い、これらのうちフ
レーム同期信号でフレーム同期をとると共に、伝送クロ
ックを参照して伝送フレームにおける現在のタイムスロ
ットを検知する。そして、第１のアドレス発生手段はこ
の第１の検知手段の出力をもとに現在のタイムスロット
の直前のタイムスロット対応の第１アドレス情報および
その前のタイムスロット対応の第２アドレス情報をそれ
ぞれタイミングをずらして発生し、第１のポートより前
記メモリ手段のアドレス指定を行う一方、第１のタイミ
ング制御手段は前記第１の検知手段の出力をもとに前記
一方の通信路側の前記伝送フレームにおける各タイムス
ロットのタイミングを検知すると共に前記第１のアドレ
ス発生手段が前記第１アドレス情報を発生するタイミン
グ時には送信データを読出すべく、前記メモリ手段に前
記第１のポートより読出し指令を与え、前記第２アドレ
ス情報を発生するタイミング時には前記第１のバッファ
手段に保持された受信データを前記メモリ手段に書き込
むべく、前記第１のポートより書込み指令を与える。

また、同様に他方の通信路側では該通信路側より得ら
れる受信データを第２のバッファ手段に一時保持し、ま
た、第２の検知手段は該他方の通信路側より得られるフ
レーム同期信号および伝送クロックを用い、これらのう
ちフレーム同期信号でフレーム同期をとると共に、伝送
クロックを参照して伝送フレームにおける現在のタイム
スロットを検知する。

そして、第２のアドレス発生手段はこの第２の検知手
段の出力をもとに現在のタイムスロットの直前のタイム
スロット対応の第３アドレス情報およびその前のタイム
スロット対応の第４アドレス情報をそれぞれタイミング
をずらして発生し、他方のポートより与えて前記メモリ
手段のアドレス指定を行う一方、第２のタイミング制御
手段は前記第２の検知手段の出力をもとに前記一方の通
信路側の前記伝送フレームにおける各タイムスロットの
タイミングを検知すると共に前記第２のアドレス発生手
段が前記第３アドレス情報を発生するタイミング時には
伝送データを読出すべく、前記メモリ手段に前記他方の
ポートより読出し指令を与え、前記第４アドレス情報を
発生するタイミング時には前記第２のバッファ手段に保
持された受信データを前記メモリ手段に書き込むべく、
前記他方のポートより書込み指令を与えると云った動作
をする。

競合が生じた場合はメモリ手段は一つポートに優先権
を与え、他はアクセスを禁止する。そのため、禁止され
た方のポートに接続されている検知手段は伝送クロック
の参照を停止するので当該禁止ポートに接続されている
アドレス発生手段はその禁止の間、アドレス出力動作を
停止する。そして、優先権を得た側のポートのアクセス
が終わると、禁止が解かれるので動作を再開し、先の競
合時に競合したアドレスを再度、アクセスすることにな
る。以後は、タイミングがずれるので２つのポートはア
クセスの競合が生じない。

この結果、非同期の２つの通信路間で伝送フレームの
授受を行う場合に、通信系と受信系を共通のメモリを介
して授受することが可能になり、メモリの節約を図るこ
とができると共に、メモリの節約できる分、回路の小形
化を図ることができるようになる。

このように本装置は、電子交換機に収容するISDNイン
ターフェースにおいて電子交換機とISDNインターフェー
スの間の位相差を吸収するエラスティックバッファを送
受信共用のデュアルポートRAMを用いて実現でき、アク
セス競合時にはアクセスタイミングをずらした後に再び
位相差を吸収するように動作させることができるので、
１フレーム分のみのメモリを使用してエラスティックバ
ッファを構成しても、支障なく目的の機能を得ることが
できて、回路規模を増大を抑制でき、コストの低減を図
ることが出来るようになる。

尚、本発明は上記し、且つ、図面に示す実施例に限定
することなくその要旨を変更しない範囲内で適宜変形し
て実施し得るものであり、例えば、上記実施例ではデュ
アルポートRAMを用いるようにしたが、共用メモリとし
て同時に別のアドレスをアクセスできるようにドライブ
回路を構成すれば、他のメモリ素子を代用して構成でき
る。

〔発明の効果〕

以上説明したように、本発明は送受信データの位相差
を１つのデュアルポートRAMを共用して実現することが
でき、さらにアクセスの競合が生じてもアクセスタイミ
ングをずらすように構成しているのでエラスティックバ
ッファを送受信共用のデュアルポートRAMを用いた簡単
な回路によって構成でき、従って、回路規模の小形化が
図れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その作用を説明するためのタイミングチャート、第３図
は本発明によるエラスティックバッファの動作を示す
図、第４図は本発明エラスティックバッファにおいてア
クセス競合が生じた場合の動作を説明する図、第５図は
デュアルポートRAM内部を示す図、第６図はISDN交換機
を示す図、第７図はISDN1次群インターフェースの内部
構成を示すブロック図、第８図は第７図の構成における
速度変換について説明するための図、第９図はエラステ
ィックバッファの概念を説明するための図である。１……時分割スイッチユニット、２……PLL回路、３……ISDNインターフェース、４……中央制御回路、５……内線用インターフェース、６……レシーバ、７……サンプリング＆フレーミング回路、８……クロック抽出回路、９……1.544Mbps→2.048Mbps変換用の受信用コンバー
タ、10……2.048Mbps→1.544Mbps変換用の送信用コンバ
ータ、11……分周器、 12……プロトコル制御回路、 13……フレームビット付加回路、14……PLL回路、 15……エラステイックバッファ、 31……デュアルポートRAM、 21,32……シリアル／パラレル変換回路、 20,33……バッファ、 22,34……パラレル／シリアル変換回路、 23,24……アドレス作成回路、 25,26……タイミング作成回路、 27,28……カウンタ。

Claims

(57)【特許請求の範囲】

【請求項１】複数のタイムスロットよりなり、複数チャ
ネルのデータをそれぞれのチャネルに割当てたタイムス
ロットを使用して伝送するための伝送フレームを、異な
る通信路間で授受するため、受信した伝送フレームを一
旦保持し、送出側のタイムスロットに同期して読出して
送出することにより前記通信路間の位相差等を吸収する
ようにしたバッファ装置において、少なくとも伝送フレームの構成タイムスロット数分のメ
モリアドレスを持ち、二つのアクセスポートを有すると
共にこれらポートは前記伝送路に対応させてあり、それ
ぞれのポートのアクセス指令に応じ、そのアクセス指令
を受けたポート側でデータの授受を行うと共に二つのポ
ートが同一アドレスに対するアクセスを行う競合時には
一方に優先権を与えて他方はアクセスを禁止するように
した競合制御機能を有する送受信共用のメモリ手段と、前記各ポート対応に設けられ、受信データを一時保持す
ると共に該保持データを対応するポートより前記メモリ
手段に供給するバッファ手段と、前記各ポート対応に設けられ、そのポート対応の通信路
側より得られるフレーム同期信号でフレーム同期をとる
と共に、該通信路側の伝送クロックにて伝送フレームに
おける現在のタイムスロットを検知し、前記メモリ手段
の指定ポートに対する禁止の期間、前記タイムスロット
の検知を停止する検知手段と、前記各ポート対応に設けられ、そのポート対応の前記検
知手段の出力をもとに現在のタイムスロットに対応した
書き込みアドレス情報およびその前のタイムスロットに
対応した読出しアドレス情報をそれぞれタイミングをず
らして発生する各ポート対応のアドレス発生手段と、前記各ポート対応に設けられ、そのポート対応の前記検
知手段のタイムスロット検知出力にてタイミングをとる
と共に前記アドレス発生手段が前記書き込みアドレス情
報を発生するタイミング時には送信データを読出すべ
く、前記読出しアドレス情報を発生するタイミング時に
は前記バッファ手段に保持された受信データを前記メモ
リ手段に書き込むべく、アクセス指令を前記対応ポート
に与えるタイミング制御手段とを具備してなるバッファ装置。
【請求項２】前記アドレス発生手段は前記検知手段の出
力をもとに現在のタイムスロットの直前のタイムスロッ
ト対応の書き込みアドレス情報およびその前のタイムス
ロット対応の読出しアドレス情報をそれぞれタイミング
をずらして発生する構成とすることを特徴とする請求項
（１）記載のバッファ装置。