JP2970468B2 - 位相吸収機能付スイッチ回路 - Google Patents
位相吸収機能付スイッチ回路Info
- Publication number
- JP2970468B2 JP2970468B2 JP7116008A JP11600895A JP2970468B2 JP 2970468 B2 JP2970468 B2 JP 2970468B2 JP 7116008 A JP7116008 A JP 7116008A JP 11600895 A JP11600895 A JP 11600895A JP 2970468 B2 JP2970468 B2 JP 2970468B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- switch circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
力信号を多重または分配して出力するスイッチ回路に関
する。
回路への書き込み及びメモリ回路からの読みだしは入出
力信号と同じ周波数のクロックによって行われ、メモリ
回路への書き込みとメモリ回路からの読みだしが同時に
行われて読みだし誤りを起こすことを防ぐために、書き
込みと読みだしは同一クロックを用いて数ビットの位相
差をつけていた。
回路の入力につなぐためには上記のタイミング差と伝送
遅延による位相誤差を吸収して他の入力信号と同じ位相
に揃えるためにエラスティック回路を用いて位相差を吸
収していた(特開平2−90829号)。
示す図である。このメモリ回路は、入力信号b1、b2
をそれぞれ記憶するRAM51、52と、RAM51、
52の出力を選択し、1本の出力信号cに多重するセレ
クタ53で構成されている。なお、セレクタを複数使用
すれば、分配も行える。従来のスイッチ回路は内部のメ
モリ回路を用いて同一の周波数のクロックでメモリ(R
AM51、52)への書き込みと読みだしを行ってい
る。ここで、メモリへの書き込みとメモリからの読みだ
しが同じアドレスに対して同時に行われると読みだしエ
ラーを起こすので、同時期にメモリに対する書き込みと
読みだしは異なる位相で行われる。そのため、従来のス
イッチ回路への入力信号とスイッチ回路からの出力信号
は位相が異なり、出力信号を入力に戻すためには、出力
と入力の間に位相差を吸収するためのエラスティック回
路が必要になる。
ィック回路を用いて入力信号の位相を吸収して他の入力
信号と位相を揃える場合、図5のように、異なるスイッ
チ回路同士を接続するごとにエラスティック回路が必要
になり、多数のスイッチ回路を接続しあう大規模なスイ
ッチ回路を構成する場合に大量のエラスティック回路に
よって回路規模が非常に大きくなるという問題があっ
た。
の位相とスイッチ回路の入力信号の位相が一致し、スイ
ッチ回路の出力と入力を直接接続可能なスイッチ回路を
提供することにある。
は、複数の入出力信号と同周波数のクロックの周波数を
逓倍して高速の逓倍クロックを生成する手段と、前記入
力信号に同期したフレームパルスと前記逓倍クロックか
ら入力信号の位相誤差を考慮し、前記フレームパルスの
立上りまたは立下りからサンプリングクロックを生成す
る手段と、入力信号を前記サンプリングクロックでサン
プリングして前記逓倍クロックに同期させる手段と、前
記サンプリングクロックと異なる逓倍クロック位相で書
き込みタイミングクロックを生成する手段と、前記書き
込みタイミングとさらに異なる逓倍クロック位相で、か
つ出力信号の先頭ビットの位置を考慮した読みだしタイ
ミングクロックを生成する手段と、前記タイミングクロ
ックを用いて書き込み及び読みだしが行われ、複数の入
力信号を多重または分配した信号を出力するメモリ回路
を有する。
いに同期させるためのクロックを逓倍回路で逓倍して、
この逓倍クロックで入力信号を高速サンプリングして互
いに同期させ、以降は逓倍クロックから生成したタイミ
ングクロックで入力信号の位相揃えやメモリ回路への書
き込み、メモリ回路からの読みだしを行うことで、従来
信号数ビット分あった出力遅延を無くし、なおかつ逓倍
クロックからのタイミング信号で入力信号の伝送遅延を
吸収することにより、スイッチ回路の出力と入力を直接
接続することを可能にして膨大なエラスティック回路を
削除できるようにしたものである。
て説明する。
ブロック図、図2はそのタイミングチャートである。
1、c2、・・・、cmを互いに同期させる(位相をそ
ろえる)ためのシステムクロックeを入力し、システム
クロックeを8逓倍するクロック逓倍回路40と、フレ
ームパルスdと8逓倍クロックfを入力し、フレームパ
ルスdの立上りから8逓倍クロックfで4ビット分遅れ
た位相のタイミングパルスg、タイミングパルスgから
8逓倍クロックfで1ビット分遅れたタイミングクロッ
クh、そしてフレームパルスdに同期したタイミングパ
ルスiを発生するタイミング生成回路30と、入力信号
a(a1、a2、・・・an)をタイミングパルスgに
よりサンプリングし、入力信号b(b1、b2、・・・
bn)として出力するサンプリング回路10と、入力信
号bがタイミングパルスhにより書き込まれ、タイミン
グパルスiにより読み出されるメモリ回路20で構成さ
れている。ここで、入力信号a1〜anは同時に入力さ
れ、出力信号b1〜bn、c1〜cmは同時に出力され
る。
チャートも参照して説明する。
めのシステムクロックeはクロック逓倍回路40に入力
され、8逓倍される。入力信号に同期したフレームパル
スdはタイミング生成回路30に入力され、データ(入
力信号a)の位相を、フレームパルスdの立上がりエッ
ジを検出することで検出する。この検出した位相と逓倍
回路40で8逓倍された8逓倍クロックfからタイミン
グ生成回路30で、例えば8逓倍クロックfを入力した
カウンタをフレームパルスのエッジでリセットしてカウ
ンタ出力をデコートすることにより各種タイミングパル
スg,h,iが生成される。まず、入力信号aはフレー
ムパルスdと同期しているが、伝達遅延などにより若干
の位相誤差が生じる可能性があるため、データの変化点
を避けて確実に読み取るために、データの変化点から8
逓倍クロックfで4ビット分遅れた位相のタイミングパ
ルスgをサンプリング回路10に入力して入力信号aを
サンプリングし、8逓倍クロックfと同期させる。さら
に上記のタイミングパルスgから8逓倍クロックfで1
ビット分遅延したタイミングパルスhでメモリ回路20
に入力信号bを書き込む。ここで、メモリ回路20への
書き込みとメモリ回路20からの読み出しが同時におこ
なわれず、なおかつ出力信号cがフレームパルスdに同
期するようなタイミングパルスiでメモリ回路20から
読み出される。メモリ回路20への書き込みパルスhと
メモリ回路20からの読み出しパルスiは8逓倍クロッ
クfで5ビット分の位相差があり、同時動作による読み
違いは起こらず、また出力信号cがフレームパルスdに
同期しているので出力信号cを別のスイッチ回路に入力
する際にエラスティック回路を使う必要もない。
なスイッチ回路を組んでも出力と入力を直接接続できる
ので、図5に示す従来のエラスティック回路を用いた大
規模スイッチ回路のように入力信号の本数に応じてエラ
スティック回路が増加することもなく小規模な回路が実
現できる。
回路の出力と入力を直接接続でき、大規模なスイッチ回
路を小さな回路規模で実現できる効果がある。
路の構成図である。
規模スイッチ回路の例を示す構成図である。
る。
いた大規模スイッチ回路の一例を示す構成図である。
号 c1〜cm 出力信号 d フレームパルス e システムクロック f 8逓倍クロック g 入力信号サンプリング用タイミングパルス h メモリ書き込み用タイミングパルス i メモリ読みだし用タイミングパルス ST 先頭ビット(フレームパルスに同期) M1〜Mn スイッチ回路内メモリ
Claims (2)
- 【請求項1】 複数の入出力信号と同周波数のクロック
の周波数を逓倍して高速の逓倍クロックを生成する手段
と、 前記入力信号に同期したフレームパルスと前記逓倍クロ
ックから入力信号の位相誤差を考慮し、前記フレームパ
ルスの立上りまたは立下りからサンプリングクロックを
生成する手段と、 前記 入力信号を前記サンプリングクロックサンプリング
して前記逓倍クロックに同期させる手段と、 前記サンプリングクロックと異なる逓倍クロック位相で
書き込みタイミングクロックを生成する手段と、 前記書き込みタイミングとさらに異なる逓倍クロック位
相で、かつ出力信号の先頭ビットの位置を考慮した読み
だしタイミングクロックを生成する手段と、 前記タイミングクロックを用いて書き込み及び読みだし
が行われ、複数の入力信号を多重または分配した信号を
出力するメモリ回路を有する位相吸収機能付スイッチ回
路。 - 【請求項2】 前記メモリ回路は、各入力信号を記憶す
る複数のメモリと、これらのメモリの出力を選択する1
または複数のセレクタからなる、請求項1記載のスイッ
チ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7116008A JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7116008A JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08316943A JPH08316943A (ja) | 1996-11-29 |
JP2970468B2 true JP2970468B2 (ja) | 1999-11-02 |
Family
ID=14676552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7116008A Expired - Fee Related JP2970468B2 (ja) | 1995-05-15 | 1995-05-15 | 位相吸収機能付スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2970468B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2703377B2 (ja) * | 1989-12-28 | 1998-01-26 | 株式会社東芝 | バッファ装置 |
-
1995
- 1995-05-15 JP JP7116008A patent/JP2970468B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08316943A (ja) | 1996-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7031347B2 (en) | Data communication link | |
CA1212743A (en) | Digital transmission systems | |
JP2970468B2 (ja) | 位相吸収機能付スイッチ回路 | |
JP2766006B2 (ja) | エラスティック・ストア方式 | |
JP2758175B2 (ja) | 多重化フレーム変換回路 | |
JP3006000B2 (ja) | 非同期エラーパルス多重化回路 | |
JP3038809B2 (ja) | 信号変換回路 | |
JP2548709B2 (ja) | 多重フレ−ムアライナ | |
JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 | |
JPS6138912B2 (ja) | ||
JPH10257034A (ja) | 無瞬断切替装置 | |
JPH06224782A (ja) | マルチプレクサ | |
JP2754574B2 (ja) | 非同期回線同期化回路 | |
JP2968308B2 (ja) | 標準インターフェース用回線アダプタ | |
JP2957821B2 (ja) | 送出メモリ制御回路 | |
JPH06334620A (ja) | データ発生回路 | |
JP3408634B2 (ja) | フレーム位相同期回路 | |
JP2960761B2 (ja) | Tdma信号用エラスティックバッファ | |
JPS6125340A (ja) | 速度変換回路 | |
JPH01176197A (ja) | 時分割多元交換方式 | |
JPH0661961A (ja) | 位相揃え多重回路 | |
JPH09322158A (ja) | 画像信号伝送装置 | |
JPH06350551A (ja) | Tsa回路 | |
JPH0213500B2 (ja) | ||
JPS6324334B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070827 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |