JPH06334620A - データ発生回路 - Google Patents
データ発生回路Info
- Publication number
- JPH06334620A JPH06334620A JP14143893A JP14143893A JPH06334620A JP H06334620 A JPH06334620 A JP H06334620A JP 14143893 A JP14143893 A JP 14143893A JP 14143893 A JP14143893 A JP 14143893A JP H06334620 A JPH06334620 A JP H06334620A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- clocks
- ram
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 多重クロック用のデータを書き込むＲＡＭを
設け、このデータからクロックを再生することにより、
データと位相のあった多重クロックを発生し、遅延量を
減少させるデータ発生回路を提供する。 【構成】 クロック発生回路は入力クロック２０を入力
とし、多重度に応じて位相差のある複数のクロックを発
生して複数のカウンタに入力し、位相差を持つクロック
のタイミングでアドレスを発生させ、複数のＲＡＭに入
力して、アドレスごとに順次データを読み出すととも
に、複数のクロック用ＲＡＭに入力して、アドレスごと
に順次クロックデータを発生して記憶し、複数のクロッ
ク用ＲＡＭの出力を入力して、クロック再生回路４で出
力信号を比較してクロックを再生し、複数のＲＡＭの出
力とクロック再生回路４の出力を入力し、クロック再生
回路４の出力のタイミングでデータを多重し出力する。
設け、このデータからクロックを再生することにより、
データと位相のあった多重クロックを発生し、遅延量を
減少させるデータ発生回路を提供する。 【構成】 クロック発生回路は入力クロック２０を入力
とし、多重度に応じて位相差のある複数のクロックを発
生して複数のカウンタに入力し、位相差を持つクロック
のタイミングでアドレスを発生させ、複数のＲＡＭに入
力して、アドレスごとに順次データを読み出すととも
に、複数のクロック用ＲＡＭに入力して、アドレスごと
に順次クロックデータを発生して記憶し、複数のクロッ
ク用ＲＡＭの出力を入力して、クロック再生回路４で出
力信号を比較してクロックを再生し、複数のＲＡＭの出
力とクロック再生回路４の出力を入力し、クロック再生
回路４の出力のタイミングでデータを多重し出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＲＡＭ等の記憶回路
から順次データを読みだし、多重して高速なデータを発
生する回路において、任意周波数に対応するデータ発生
回路についてのものである。
から順次データを読みだし、多重して高速なデータを発
生する回路において、任意周波数に対応するデータ発生
回路についてのものである。
【０００２】
【従来の技術】次に従来技術のデータ発生回路の構成を
図４に示す。図４は、例としてデータを２多重して高速
なデータ発生する回路を示している。図４の２はカウン
タ、５は多重回路、６・７はＲＡＭ、１０は調整用の遅
延素子である。
図４に示す。図４は、例としてデータを２多重して高速
なデータ発生する回路を示している。図４の２はカウン
タ、５は多重回路、６・７はＲＡＭ、１０は調整用の遅
延素子である。
【０００３】カウンタ２は、クロック２０を入力とし、
ＲＡＭ６及びＲＡＭ７を読み出すためのアドレス２Ａを
発生する。ＲＡＭ６・７は、カウンタ２から発生したア
ドレス２Ａを受け順次データを読み出す。ＲＡＭ６・７
から読み出されたデータ６Ａ・７Ａは、調整用の遅延素
子１０によって遅延されたクロック１０Ａのタイミング
で多重回路５により多重され、高速なデータ系列の出力
３０となる。
ＲＡＭ６及びＲＡＭ７を読み出すためのアドレス２Ａを
発生する。ＲＡＭ６・７は、カウンタ２から発生したア
ドレス２Ａを受け順次データを読み出す。ＲＡＭ６・７
から読み出されたデータ６Ａ・７Ａは、調整用の遅延素
子１０によって遅延されたクロック１０Ａのタイミング
で多重回路５により多重され、高速なデータ系列の出力
３０となる。
【０００４】次に図４のタイムチャートを図５に示す。
図５のアは入力クロック２０の波形である。図５のイは
カウンタ２の出力波形２Ａであり、カウンタの動作遅延
時間Ｔ１１だけ遅れて出力する。図５ウ・エはＲＡＭ６
・７から発生するデータの出力波形であり、ＲＡＭ６・
７により時間Ｔ１２だけ遅れてそれぞれ出力する。図５
のオは任意周波数においてデータを発生できるようにす
るため、調整用の遅延素子１０によって遅延量Ｔ１３だ
け遅延された図５アの多重クロック１０Ａの波形であ
る。図５のカは、多重回路５の出力波形であり、多重回
路５の動作遅延により、さらに時間Ｔ１４遅れて出力す
る。
図５のアは入力クロック２０の波形である。図５のイは
カウンタ２の出力波形２Ａであり、カウンタの動作遅延
時間Ｔ１１だけ遅れて出力する。図５ウ・エはＲＡＭ６
・７から発生するデータの出力波形であり、ＲＡＭ６・
７により時間Ｔ１２だけ遅れてそれぞれ出力する。図５
のオは任意周波数においてデータを発生できるようにす
るため、調整用の遅延素子１０によって遅延量Ｔ１３だ
け遅延された図５アの多重クロック１０Ａの波形であ
る。図５のカは、多重回路５の出力波形であり、多重回
路５の動作遅延により、さらに時間Ｔ１４遅れて出力す
る。
【０００５】
【発明が解決しようとする課題】図４の構成では、デー
タ発生手段のＲＡＭとカウンタの動作遅延時間分だけ多
重クロックを遅延させる必要があり、遅延量が大きいた
め損失が大きく、調整が困難であるなどの問題がある。
例えば、多重回路５への多重クロック１０Ａは、カウン
タへのクロック２０に比べ、カウンタの遅延量Ｔ１１と
ＲＡＭの遅延量Ｔ１２遅らせる必要がある。
タ発生手段のＲＡＭとカウンタの動作遅延時間分だけ多
重クロックを遅延させる必要があり、遅延量が大きいた
め損失が大きく、調整が困難であるなどの問題がある。
例えば、多重回路５への多重クロック１０Ａは、カウン
タへのクロック２０に比べ、カウンタの遅延量Ｔ１１と
ＲＡＭの遅延量Ｔ１２遅らせる必要がある。
【０００６】この発明は、多重クロック用のデータを書
き込むＲＡＭを設け、このデータからクロックを再生す
ることにより、データと位相のあった多重クロックを発
生し、遅延量を減少させたデータ発生回路の提供を目的
とする。
き込むＲＡＭを設け、このデータからクロックを再生す
ることにより、データと位相のあった多重クロックを発
生し、遅延量を減少させたデータ発生回路の提供を目的
とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明では、入力クロック２０を入力とし、多重
度に応じて位相差のある複数のクロックを発生するクロ
ック発生回路１と、クロック発生回路１の出力を入力と
し、位相差を持つクロックのタイミングでアドレスを発
生する複数のカウンタと、複数のカウンタの出力を入力
とし、アドレスごとに順次データを読み出す複数のＲＡ
Ｍと、複数のカウンタの出力を入力とし、アドレスごと
に順次クロックデータを発生して記憶する複数のクロッ
ク用ＲＡＭと、複数のクロック用ＲＡＭの出力を入力と
し、出力信号を比較してクロックを再生するクロック再
生回路４と、複数のＲＡＭの出力を入力とし、クロック
再生回路４のタイミングでデータを多重し出力する多重
回路５を備える。
に、この発明では、入力クロック２０を入力とし、多重
度に応じて位相差のある複数のクロックを発生するクロ
ック発生回路１と、クロック発生回路１の出力を入力と
し、位相差を持つクロックのタイミングでアドレスを発
生する複数のカウンタと、複数のカウンタの出力を入力
とし、アドレスごとに順次データを読み出す複数のＲＡ
Ｍと、複数のカウンタの出力を入力とし、アドレスごと
に順次クロックデータを発生して記憶する複数のクロッ
ク用ＲＡＭと、複数のクロック用ＲＡＭの出力を入力と
し、出力信号を比較してクロックを再生するクロック再
生回路４と、複数のＲＡＭの出力を入力とし、クロック
再生回路４のタイミングでデータを多重し出力する多重
回路５を備える。
【０００８】
【作用】次に、この発明によるデータ発生回路の構成を
図１に示す。図１の１はクロック発生回路、２・３はア
ドレスカウンタ、４はクロック再生回路、８・９はクロ
ック発生用ＲＡＭである。図１は、説明を簡単にするた
めに、例として２多重のデータ発生回路の構成を示して
いる。
図１に示す。図１の１はクロック発生回路、２・３はア
ドレスカウンタ、４はクロック再生回路、８・９はクロ
ック発生用ＲＡＭである。図１は、説明を簡単にするた
めに、例として２多重のデータ発生回路の構成を示して
いる。
【０００９】図１で、クロック発生回路１は、位相の異
なる２つのクロック１Ａを発生させる。アドレスカウン
タ２・３はクロック１Ａを入力として、ＲＡＭへ順次読
み出すアドレス信号２Ａ・３Ａを供給する。アドレス信
号２ＡによりＲＡＭ６はデータ６Ａを発生するととも
に、クロック用ＲＡＭ８に「１０１０・・」の繰り返し
データ８Ａを発生する。
なる２つのクロック１Ａを発生させる。アドレスカウン
タ２・３はクロック１Ａを入力として、ＲＡＭへ順次読
み出すアドレス信号２Ａ・３Ａを供給する。アドレス信
号２ＡによりＲＡＭ６はデータ６Ａを発生するととも
に、クロック用ＲＡＭ８に「１０１０・・」の繰り返し
データ８Ａを発生する。
【００１０】同様に、アドレス信号３ＡによりＲＡＭ７
はデータ７Ａを発生するとともに、クロック用ＲＡＭ９
に「１０１０・・」の繰り返しデータ９Ａを発生する。
データ８Ａ・９Ａは、クロック発生回路１で決められた
位相だけずれて発生しており、図１では入力クロックに
対して１／２の周期のクロックとなる。
はデータ７Ａを発生するとともに、クロック用ＲＡＭ９
に「１０１０・・」の繰り返しデータ９Ａを発生する。
データ８Ａ・９Ａは、クロック発生回路１で決められた
位相だけずれて発生しており、図１では入力クロックに
対して１／２の周期のクロックとなる。
【００１１】クロック再生回路４は、位相のずれたデー
タ８Ａと９Ａを比較し、１／１の多重クロック４Ａを再
生する。これにより、再生されたクロック４Ａは、すで
にアドレスカウンタ２・３とＲＡＭ８・９の遅延分遅れ
た信号となり、データ発生用ＲＡＭ６・７からのデータ
６Ａ・７Ａと同期して多重回路５に入力される。
タ８Ａと９Ａを比較し、１／１の多重クロック４Ａを再
生する。これにより、再生されたクロック４Ａは、すで
にアドレスカウンタ２・３とＲＡＭ８・９の遅延分遅れ
た信号となり、データ発生用ＲＡＭ６・７からのデータ
６Ａ・７Ａと同期して多重回路５に入力される。
【００１２】
【実施例】次に、図１の実施例の構成を図２に示す。図
２の１１はドライバ、１２は排他的論理和ゲートであ
り、他は図１と同じである。すなわち、図２は位相の異
なるクロックを発生するクロック発生回路にドライバ１
１を用い、クロック再生回路４に排他的論理和ゲートを
用いたものである。
２の１１はドライバ、１２は排他的論理和ゲートであ
り、他は図１と同じである。すなわち、図２は位相の異
なるクロックを発生するクロック発生回路にドライバ１
１を用い、クロック再生回路４に排他的論理和ゲートを
用いたものである。
【００１３】図２で、２多重用に１８０度位相のずれた
クロックを発生するため、ドライバ１１は入力クロック
２０を、非反転のクロック１１Ａと反転のクロック１１
Ｂの２種類のクロックを発生する。
クロックを発生するため、ドライバ１１は入力クロック
２０を、非反転のクロック１１Ａと反転のクロック１１
Ｂの２種類のクロックを発生する。
【００１４】アドレス発生用のカウンタ２は、クロック
１１Ａを入力し、データ用のＲＡＭ６とクロック用ＲＡ
Ｍ８にアドレス信号２Ａを発生する。データ用のＲＡＭ
６とクロック用ＲＡＭ８は、このアドレス信号２Ａによ
り、データ６Ａとクロック用データ８Ａを発生する。
１１Ａを入力し、データ用のＲＡＭ６とクロック用ＲＡ
Ｍ８にアドレス信号２Ａを発生する。データ用のＲＡＭ
６とクロック用ＲＡＭ８は、このアドレス信号２Ａによ
り、データ６Ａとクロック用データ８Ａを発生する。
【００１５】同様に、アドレス発生用のカウンタ３は、
クロック１１Ｂを入力し、データ用のＲＡＭ７とクロッ
ク用ＲＡＭ９にアドレス信号３Ａを発生する。データ用
のＲＡＭ７とクロック用ＲＡＭ９Ａは、このアドレス信
号３Ａにより、それぞれデータ７Ａとクロック用データ
９Ａを発生する。
クロック１１Ｂを入力し、データ用のＲＡＭ７とクロッ
ク用ＲＡＭ９にアドレス信号３Ａを発生する。データ用
のＲＡＭ７とクロック用ＲＡＭ９Ａは、このアドレス信
号３Ａにより、それぞれデータ７Ａとクロック用データ
９Ａを発生する。
【００１６】クロック再生回路４は、クロック用ＲＡＭ
８・９からのデータ８Ａと９Ａを比較してクロックを再
生するために、排他的論理和ゲート１２にデータ８Ａと
９Ａを入力し、位相差として１／１のクロック信号１２
Ａを再生する。多重回路５は、再生されたクロック信号
１２Ａにより、データ用のＲＡＭ６・７からのデータ６
Ａと７Ａを多重し、高速なデータ３０を発生する。
８・９からのデータ８Ａと９Ａを比較してクロックを再
生するために、排他的論理和ゲート１２にデータ８Ａと
９Ａを入力し、位相差として１／１のクロック信号１２
Ａを再生する。多重回路５は、再生されたクロック信号
１２Ａにより、データ用のＲＡＭ６・７からのデータ６
Ａと７Ａを多重し、高速なデータ３０を発生する。
【００１７】次に、図２のタイムチャートを図３により
説明する。図３のアは入力クロック２０の波形図であ
り、図３のイとウはドライバ１１の出力１１Ａ・１１Ｂ
の波形である。出力波形１１Ａと１１Ｂは位相が１８０
度ずれて発生する。図３のエは２Ａはクロック１１Ａに
よるアドレス発生用のカウンタ２の出力波形であり、カ
ウンタ２の動作遅延により、図３イの最初のクロックの
立ち上がりから時間Ｔ１遅れて出力する。
説明する。図３のアは入力クロック２０の波形図であ
り、図３のイとウはドライバ１１の出力１１Ａ・１１Ｂ
の波形である。出力波形１１Ａと１１Ｂは位相が１８０
度ずれて発生する。図３のエは２Ａはクロック１１Ａに
よるアドレス発生用のカウンタ２の出力波形であり、カ
ウンタ２の動作遅延により、図３イの最初のクロックの
立ち上がりから時間Ｔ１遅れて出力する。
【００１８】図３のオはもう一方のクロック１１Ｂによ
るアドレス発生用のカウンタ３の出力波形であり、カウ
ンタ３の動作遅延により、図３ウの最初のクロックの立
ち上がりから時間Ｔ１遅れて出力する。図３のカは図３
エのアドレス信号２Ａを入力したデータ用のＲＡＭ６の
出力波形であり、図３のキはクロック用ＲＡＭ８の出力
波形である。図３カ・キは、動作遅延により時間Ｔ２遅
れてＲＡＭ６およびクロック用ＲＡＭ８より出力する。
るアドレス発生用のカウンタ３の出力波形であり、カウ
ンタ３の動作遅延により、図３ウの最初のクロックの立
ち上がりから時間Ｔ１遅れて出力する。図３のカは図３
エのアドレス信号２Ａを入力したデータ用のＲＡＭ６の
出力波形であり、図３のキはクロック用ＲＡＭ８の出力
波形である。図３カ・キは、動作遅延により時間Ｔ２遅
れてＲＡＭ６およびクロック用ＲＡＭ８より出力する。
【００１９】図３のクは図３オのアドレス信号３Ａを入
力したデータ用のＲＡＭ７の出力波形であり、図３のケ
はクロック用ＲＡＭ９の出力波形である。図３ク・ケ
は、動作遅延により時間Ｔ２遅れてＲＡＭ７およびクロ
ック用ＲＡＭ９より出力する。
力したデータ用のＲＡＭ７の出力波形であり、図３のケ
はクロック用ＲＡＭ９の出力波形である。図３ク・ケ
は、動作遅延により時間Ｔ２遅れてＲＡＭ７およびクロ
ック用ＲＡＭ９より出力する。
【００２０】図３のコは排他的論理和ゲート１２の出力
であり、クロック用ＲＡＭ８・９の出力８Ａ・９Ａを入
力とし、位相差を排他的論理和した出力波形である。図
３のサはデータ用のＲＡＭ６・７の出力６Ａ・７Ａを入
力し、クロック１２Ａにより多重されたデータであり、
多重回路５の動作遅延により時間Ｔ３遅れて出力する。
であり、クロック用ＲＡＭ８・９の出力８Ａ・９Ａを入
力とし、位相差を排他的論理和した出力波形である。図
３のサはデータ用のＲＡＭ６・７の出力６Ａ・７Ａを入
力し、クロック１２Ａにより多重されたデータであり、
多重回路５の動作遅延により時間Ｔ３遅れて出力する。
【００２１】なお、この発明の説明では、例として２多
重のデータ発生回路について説明したが、同様の回路を
追加し、クロック発生回路により出力するクロックの位
相を、多重する数だけずらして発生する事により、任意
の周波数でデータを多重することができる。
重のデータ発生回路について説明したが、同様の回路を
追加し、クロック発生回路により出力するクロックの位
相を、多重する数だけずらして発生する事により、任意
の周波数でデータを多重することができる。
【００２２】
【発明の効果】この発明によれば、多重クロック１２Ａ
がデータ６Ａ・７Ａと同期して発生するため、任意周波
数で多重することができ、多重クロックを外部で遅延さ
せる必要がないため、遅延による損失あるいは調整など
の問題を回避できる。
がデータ６Ａ・７Ａと同期して発生するため、任意周波
数で多重することができ、多重クロックを外部で遅延さ
せる必要がないため、遅延による損失あるいは調整など
の問題を回避できる。
【図１】この発明によるデータ発生回路の構成図であ
る。
る。
【図２】この発明によるデータ発生回路の２多重の場合
の実施例の構成図である。
の実施例の構成図である。
【図３】図２のタイムチャートである。
【図４】従来技術によるデータ発生回路の構成図であ
る。
る。
【図５】図４のタイムチャートである。
１ クロック発生回路 ２・３ カウンタ ４ クロック再生回路 ５ 多重回路 ６・７ ＲＡＭ ８・９ クロック用ＲＡＭ １０ 遅延素子 １１ ドライバ １２ 排他的論理和ゲート
Claims (1)
- 【請求項１】 入力クロック(20)を入力とし、多重度に
応じて位相差のある複数のクロックを発生するクロック
発生回路(1) と、 クロック発生回路(1) の出力を入力とし、位相差を持つ
クロックのタイミングでアドレスを発生する複数のカウ
ンタと、 前記複数のカウンタの出力を入力とし、アドレスごとに
順次データを読み出す複数のＲＡＭと、 前記複数のカウンタの出力を入力とし、アドレスごとに
順次クロックデータを発生して記憶する複数のクロック
用ＲＡＭと、 前記複数のクロック用ＲＡＭの出力を入力とし、出力信
号を比較してクロックを再生するクロック再生回路(4)
と、 前記複数のＲＡＭの出力を入力とし、クロック再生回路
(4) のタイミングでデータを多重し出力する多重回路
(5) を備えることを特徴とするデータ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143893A JPH06334620A (ja) | 1993-05-20 | 1993-05-20 | データ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143893A JPH06334620A (ja) | 1993-05-20 | 1993-05-20 | データ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334620A true JPH06334620A (ja) | 1994-12-02 |
Family
ID=15291962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14143893A Pending JPH06334620A (ja) | 1993-05-20 | 1993-05-20 | データ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433648B1 (ko) * | 1995-05-02 | 2004-08-12 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 지연-정합클럭및데이터신호발생기 |
-
1993
- 1993-05-20 JP JP14143893A patent/JPH06334620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433648B1 (ko) * | 1995-05-02 | 2004-08-12 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 지연-정합클럭및데이터신호발생기 |
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