JPH0685777A - 多重フレーム化信号の位相整合回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】複数のフレーム化信号の間に数多重フレーム分
の位相ずれがあっても、各先頭位相を同じ読出しフレー
ムに整合して読み出す。 【構成】多重フレーム単位に先頭からシーケンシャルに
書き込む、並列配置ダブルバッファ形のメモリスイッチ
１０１₁ 〜１０１_n と、これらのダブルバッファ切替用
タイミングを各メモリスイッチで１多重フレーム分ずつ
遅延して発生する切替タイミング発生回路１０２と、多
重フレーム化信号入力中の各フレーム化信号のフレーム
ビットを検出するフレームパターン識別回路１０３と、
検出された各フレーム化信号のフレームビットの位置デ
ータに基づいてシステム内基準位相によって各フレーム
化信号のフレームビットとデータ列の読出しアドレスを
発生してメモリスイッチに供給するアドレス発生回路１
０４と、先頭位相が整合されるようにメモリスイッチか
ら読み出されるデータ列を選択する選択制御回路１０５
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のフレーム化信号
を多重フレーム化した入力信号について、各フレーム化
信号の位相のずれを吸収してそれらの先頭位相を整合す
る多重フレーム化信号の位相整合回路に関するものであ
る。

【０００２】

【従来の技術】複数のフレーム化信号を多重フレーム化
した入力信号をシステムに入力して信号処理する場合、
一般にはその入力信号をシステム内の基準位相に乗せ換
える処理を行う。

【０００３】図７にはこの多重フレーム化された入力信
号Ｓ_IN（以下、多重フレーム化信号と呼ぶ）の一例が示
される。図示のように、多重フレーム化信号Ｓ_INは、１
つの多重フレームがｍ個のフレーム＃１〜＃ｍからな
り、各フレーム＃１〜＃ｍはそれぞれ４つのタイムスロ
ットＴＳ１〜ＴＳ４からなる。そして各フレーム＃１〜
＃ｍの１番目のタイムスロットＴＳ１に挿入されている
信号列を第１のフレーム化信号、２番目のタイムスロッ
トＴＳ２に挿入されている信号列を第２のフレーム化信
号、・・・４番目のタイムスロットＴＳ４に挿入されて
いる信号列を第４のフレーム化信号とする。すなわち、
この多重フレーム化信号Ｓ_INは４つの別々のフレーム化
信号を多重フレーム化したものである。

【０００４】このフレーム化信号は信号列の先頭部分に
フレーム同期ビット（フレームビットＦ）を有してお
り、例えば図７の例では、第１のフレーム化信号のフレ
ームビットはＦ１、第２のフレーム化信号のフレームビ
ットはＦ２、・・・第４のフレーム化信号のフレームビ
ットはＦ４となっており、フレーム化信号中の黒丸部分
が信号列の先頭となる。

【０００５】各フレーム化信号のフレームビットが挿入
されているフレームは必ずしも同じ多重フレーム内とは
限らず、例えば図７では、第１のフレーム化信号のフレ
ームビットＦ１は多重フレーム＃１に存在するが、第
２、第４のフレーム化信号のフレームビットＦ２、Ｆ４
は多重フレーム＃２に存在している。

【０００６】図８にはかかる多重フレーム化信号入力Ｓ
_INを、多重化されたままの状態で、システム内の基準フ
レーム位相に乗り換えて多重フレーム化信号出力_OUT と
して出力するための従来例回路が示される。図８におい
て、２１はＡ面とＢ面の２面構成のバッファメモリ（Ｒ
ＡＭ）からなるダブルバッファ形メモリスイッチであ
り、各面はそれぞれ１多重フレーム分のメモリ容量を持
つ。このダブルバッファ形メモリスイッチ２１は、一方
の面のバッファメモリに書込みを行っているときには、
他方の面のバッファメモリから読出しを行うことができ
るように構成したものである。

【０００７】１’はフレームパターン識別回路であり、
このフレームパターン識別回路１’は多重フレーム化信
号入力Ｓ_IN中の各フレーム化信号のフレームビットＦ１
〜Ｆ４をそれぞれ識別して多重フレーム内におけるその
フレームビットの位置データをフレームパターン識別信
号Ｉとして出力する。

【０００８】３”は書込みフレーム先頭信号Ｐや読出し
アドレスなどの生成等、読出し／書込みの制御を行うＲ
／Ｗ制御回路であり、内部にシステム内基準カウンタを
持ち、システム内での基準フレーム位相を生成する。こ
こで、書込みフレーム先頭信号Ｐは多重フレーム化信号
入力Ｓ_INを多重フレームの先頭位置から１多重フレーム
分ずつメモリスイッチ２１にその先頭番地から書き込む
ためのタイミングを定める信号である。

【０００９】この従来例回路の動作を図９のタイムチャ
ートを参照しつつ以下に説明する。フレームパターン識
別回路１’は、入力された多重フレーム化信号入力Ｓ_IN
中にフレーム化信号のフレームビットを検出すると、フ
レームパターン識別信号Ｉを出力する。この図９の例で
は、第１のフレーム化信号のフレームビットＦ１が多重
フレーム＃１において、また第２のフレーム化信号のフ
レームビットＦ２が多重フレーム＃２においてそれぞれ
検出されており、フレームパターン識別信号Ｉとして
は、フレームビットＦ１は多重フレーム中の１番目のタ
イムスロットにあるので「０」、フレームビットＦ２は
多重フレーム中の６番目のタイムスロットにあるので
「５」がそれぞれ出力される。

【００１０】入力された多重フレーム化信号入力Ｓ_INは
Ｒ／Ｗ制御回路３”で生成された書込みフレーム先頭パ
ルスＰによって、多重フレームの先頭位置から順次にメ
モリスイッチ２１の一面に書き込まれる。そして１つの
多重フレームの書込みが終了したら、次の書込みフレー
ム先頭パルスＰのタイミングで、続いて入力される多重
フレームをメモリスイッチ２１のもう一方の面に書き込
むという操作を交互に繰り返し、書込みを行っていない
面からは読出しが行われて、その読み出したデータは多
重フレーム化信号出力Ｓ_OUT としてシステム内に出力さ
れる。

【００１１】この多重フレーム化信号出力Ｓ_OUT の読出
しを行うにあたって、制御回路３”は、各フレーム化信
号の先頭位置（フレームビットの位置）が、読出しフレ
ーム中の１番目のフレーム＃１の当該フレーム化信号に
対応するタイムスロット位置にくるように読出しアドレ
スの発生を行っている。すなわち、図９の例では、第１
のフレーム化信号のフレームビットＦ１は読出しフレー
ム＃１の１番目のフレーム＃１のタイムスロットＴＳ１
にくるように、また第２のフレーム化信号のフレームビ
ットＦ２は読出しフレーム＃２の１番目のフレーム＃１
のタイムスロットＴＳ２にくるように読出しが行われて
いる。

【００１２】このアドレス制御を行うために、前述のフ
レームパターン識別信号Ｉが用いられている。つまり、
例えば、フレームビットＦ１のときには初期先頭アドレ
ス“０”に「０」を加算したものを読出しアドレスの先
頭値に用い、フレームビットＦ２のときには初期アドレ
スに「５」を加算したものを読出しアドレスの先頭値に
用いることによって、それぞれのフレーム化信号の先頭
（フレームビット）を読出しフレーム中の第１番目のフ
レーム位置に持ってくることができる。

【００１３】

【発明が解決しようとする課題】上述のような回路を用
いることにより、多重フレーム化信号中の各々のフレー
ム化信号は、システム内基準読出しフレーム内の第１フ
レームにそれぞれの先頭位置がくるようにして、読出し
フレームの位相に乗り換えることができる。ただし、各
フレーム化信号の先頭がくる読出しフレームの番号は各
フレーム化信号によって異なるものになる可能性があ
る。つまり図９の例では、第１のフレーム化信号のフレ
ームビットＦ１は読出しフレーム＃１にあり、第２のフ
レーム化信号のフレームビットＦ２は読出しフレーム＃
２にある。このように読出しフレームの番号が異なるの
は、もちろん入力信号Ｓ_IN中のフレームビットＦ１とＦ
２との間に時間のずれがあるからである。

【００１４】ところで、これら各々のフレーム化信号が
システム内においてそれぞれ独立に処理される信号であ
るならば、上述のような処理でも何ら問題はない。一
方、例えば多重フレーム化信号中の二つのフレーム化信
号の和により情報が生成されるような場合、その処理を
行うためには、各フレーム化信号の順序性が保たれなけ
ればないない。つまり、例えば図１０に示されるよう
に、同一の読出しフレームにその二つのフレーム化信号
の先頭Ｆ１、Ｆ２を読み出すようにする必要がある。

【００１５】ところが、従来の回路は、メモリスイッチ
の各面のバッファメモリの容量は１多重フレーム分であ
るため、読み出される二つのフレーム化信号の各々の先
頭が、それらの間の時間差により、多重フレーム化信号
入力Ｓ_IN中の異なる多重フレームにあるようなときに
は、同一の読出しフレーム中にそれらのフレーム化信号
の先頭位相を揃えること、すなわち多重フレーム化信号
の位相整合を行うことができなかった。

【００１６】本発明はかかる問題点に鑑みてなれたもの
であり、その目的とすることろは、多重フレーム化信号
を構成する複数のフレーム化信号の間に数多重フレーム
分の位相ずれがあった場合でも、それらのフレーム化信
号の先頭位相を同じ読出しフレームに整合して読み出す
ことができるようにすることにある。

【００１７】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明のよる多重フレーム化信号の位相
整合回路は、複数のフレーム化信号で構成される多重フ
レーム化信号が入力され、それらのフレーム化信号の先
頭位相を整合して多重化されたままの状態で出力する多
重フレーム化信号の位相整合回路であって、多重フレー
ム化信号入力を多重フレーム単位にその先頭からシーケ
ンシャルにそれぞれ書き込む、多重フレーム化信号入力
に対して並列配置された複数のダブルバッファ形のメモ
リスイッチ１０１₁ 〜１０１_n と、これら複数のメモリ
スイッチ１０１₁ 〜１０１_n のダブルバッファを切り替
えるタイミングをそれぞれのメモリスイッチで１多重フ
レーム分ずつ遅延するようにして発生する切替えタイミ
ング発生回路１０２と、多重フレーム化信号入力中の各
フレーム化信号のフレームビットを検出するフレームパ
ターン識別回路１０３と、フレームパターン識別回路１
０３で検出された各フレーム化信号のフレームビットの
位置データに基づいてシステム内基準位相によって各フ
レーム化信号のフレームビットおよびそれに続くデータ
列の読出しアドレスを発生を発生してメモリスイッチ１
０１₁ 〜１０１_n に供給するアドレス発生回路１０４
と、フレーム化信号の先頭位相が整合されるように並列
配置のメモリスイッチから読み出されるデータ列を選択
して出力する選択制御を行う選択制御回路１０５とを備
えたものである。

【００１８】上記のフレームパターン識別回路は、フレ
ーム化信号のフレームビットに同期するフレーム同期化
回路と、その同期タイミングとメモリスイッチの書込み
フレーム先頭パルスのタイミングとを比較する比較器と
を含み構成することができる。

【００１９】また上記のアドレス発生回路は、各フレー
ム化信号のフレームビットの位置データに基づいて各フ
レーム化信号の読出しアドレスの先頭値を生成し格納す
るアドレスレジスタと、このアドレスレジスタの各フレ
ーム化信号の先頭アドレス値に読出し用のオフセットを
逐次に累算しつつそれらを各フレーム化信号の読出しア
ドレスとする加算器とを含み構成することができる。

【００２０】また上記の選択制御回路は、複数のメモリ
スイッチから並列に読み出されているそれぞれ異なる多
重フレームについての出力データ列のうちから、各フレ
ーム化信号のフレームビットが同じ読出しフレームで読
み出されるようにメモリスイッチの選択の順序を決定し
てその順序で各フレームビットに続くデータ列を逐次に
選択出力していくように構成することができる。

【００２１】

【作用】多重フレーム化信号が入力されると、これをメ
モリスイッチ１０１₁ 〜１０１_n に入力してそれぞれに
多重フレーム単位でデータを書き込む。一方、切替えタ
イミング発生回路１０２により、これら複数のメモリス
イッチ１０１₁ 〜１０１_n のダブルバッファを切り替え
るタイミングを、それぞれのメモリスイッチで１多重フ
レーム分ずつ遅延するようにする。これによりメモリス
イッチ１０１₁ 〜１０１_n からはその時点前に入力され
たｎ個の多重フレームがいずれかのメモリスイッチから
か読み出されている状態となる。よって選択制御回路１
０５はフレーム化信号の先頭位相が整合されるように並
列配置のメモリスイッチの読出しデータ列を選択してそ
れらを多重フレーム化信号出力として出力する。この際
の各メモリスイッチ１０１₁ 〜１０１_n の読出しアドレ
スは、アドレス発生回路１０４により、フレームパター
ン識別回路１０３で検出された各フレーム化信号のフレ
ームビットの位置データに基づいてシステム内基準位相
によって各フレーム化信号のフレームビットおよびそれ
に続くデータ列の読出しアドレスを発生する。

【００２２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての多重フレーム
化信号の位相整合回路が示される。また図３と図４には
この実施例回路の各部信号のタイムチャートが示され
る。この実施例回路に入力される多重フレーム化信号
は、前述の図７に示したと同様に、４つのフレーム化信
号を多重フレーム化したものとする。

【００２３】図において、２１〜２４は多重フレーム化
信号入力Ｓ_INに対して並列配置された４個のダブルバッ
ファ形メモリスイッチであり、それぞれ多重フレーム化
信号入力Ｓ_INを多重フレーム単位でその多重フレームの
先頭からシーケンシャルに書き込むことができる。これ
らのメモリスイッチ２１〜３４は、前述のように、それ
ぞれが１多重フレーム分の容量を持つＡ面とＢ面の２面
構成となっており、その読出し／書込み面の切替えはＲ
／Ｗ制御回路３からの面切替え信号によって制御され
る。

【００２４】フレームパターン識別回路１は、多重フレ
ーム化信号入力Ｓ_IN中の各フレーム化信号の先頭にある
フレームビットＦ１〜Ｆ４をそれぞれ検出し、それらの
フレームビットＦ１〜Ｆ４の多重フレーム中における位
置データをフレームパターン識別信号ＩとしてＲ／Ｗ制
御回路３に出力する。このフレームパターン識別回路１
は４個のフレーム同期化回路１１と４個の比較器１２と
で構成され、フレーム同期化回路１１でフレームビット
を検出したタイミングと、Ｒ／Ｗ制御回路３からの書込
みフレーム先頭パルスＰの発生タイミングとを比較器１
２で比較することで、多重フレーム中におけるフレーム
ビットＦ１〜Ｆ４の位置データを生成し、これをフレー
ムパターン識別信号Ｉとするものである。

【００２５】Ｒ／Ｗ制御回路３は読出し／書込みの制御
を行う回路であり、書込みフレーム先頭パルスＰ、読出
しアドレスＡ１〜Ａ４、面切替え信号ＣＳ１〜ＣＳ４、
選択信号ＳＥＬ等を生成する。このＲ／Ｗ制御回路３
は、フレームカウンタ３１、アドレスレジスタ３２、加
算器３３、スイッチメモリ番号レジスタ３４等を含み構
成される。

【００２６】ここで、書込みフレーム先頭パルスＰは多
重フレームのメモリスイッチ２１〜２４への書込みタイ
ミングを決めるための信号、読出しアドレスＡ１〜Ａ４
はそれぞれメモリスイッチ２１〜２４の読出しアドレ
ス、面切替え信号ＣＳ１〜ＣＳ４はそれぞれメモリスイ
ッチ２１〜２４の面切替え信号、選択信号ＳＥＬはセレ
クタ４の入力信号の選択を制御する信号である。

【００２７】フレームカウンタ３１はシステム内の基準
クロックに同期してカウントを行って、システム内での
基準フレーム位相となる書込みフレーム先頭パルスＰ、
加算器３３に供給するオフセット信号、面切替え信号Ｃ
Ｓ１〜ＣＳ４等を発生する。メモリスイッチ２１〜２４
に供給される面切替え信号ＣＳ１〜ＣＳ４は、“０”の
ときにＡ面書込み／Ｂ面読出し、“１”のときにＢ面書
込み／Ａ面読出しとなるもので、図３と図４に示される
ように、面切替え信号ＣＳ２はＣＳ１に対して、面切替
え信号ＣＳ３はＣＳ２に対して、面切替え信号ＣＳ４は
ＣＳ３に対してそれぞれ１多重フレーム分遅延して同じ
モードに切り替えられる。オフセット信号は多重フレー
ム化信号入力Ｓ_IN中のフレーム化信号を各フレームの対
応タイムスロット毎に読み出せるように読出しアドレス
にオフセットを与えるための信号で、多重フレーム中の
１フレームを構成するタイムスロットの数、この例では
「４」がオフセットとなる。

【００２８】アドレスレジスタ３２はフレームパターン
識別回路１からのフレームパターン識別信号Ｉに基づい
て、各フレーム化信号別に、そのフレーム化信号の読出
しアドレスの先頭アドレス（初期先頭値“０”にフレー
ムビットＦの位置データを加算したもの）を格納する。
加算器３３はアドレスレジスタ３２からの各フレーム化
信号の先頭アドレスにそれぞれオフセットを累算的に加
算していきつつそれらを読出しアドレスＡ１〜Ａ４とし
てそれぞれメモリスイッチ２１〜２４に送出する。

【００２９】メモリスイッチ番号レジスタ４は、フレー
ムパターン識別信号Ｉによる各フレーム化信号のフレー
ムビットの検出タイミングに基づいて、各フレーム化信
号の後先の順序（すなわちその先頭が何多重フレーム互
いにずれているか）を記憶し、それに基づいてメモリス
イッチ２１〜２４を選択する順序を決める選択信号ＳＥ
Ｌを生成してセレクタ４に出力する。

【００３０】セレクタ４はスイッチメモリ２１〜２４の
出力データを順次に選択して多重フレーム化信号出力
_OUT として出力する回路であり、Ｒ／Ｗ制御回路３から
の選択信号ＳＥＬによってどの入力信号を選択するかが
制御される。

【００３１】この実施例回路の動作を図３および図４の
タイムチャートを参照しつつ以下に説明する。この例で
は、第１のフレーム化信号のフレームビットＦ１に対し
て、第２、第３のフレーム化信号のフレームビットＦ
２、Ｆ３が１多重フレーム、また第４のフレーム化信号
のフレームビットＦ４が３多重フレーム分それぞれ遅れ
ている。このように、各フレーム化信号の先頭が４多重
フレームにまたがって存在している場合には、それらの
先頭を位相整合させるためには、実施例のようにメモリ
スイッチを４個並列に配置する。

【００３２】フレームパターン識別回路１は多重フレー
ム化信号入力Ｓ_IN中の各フレーム化信号のフレームビッ
トＦ１〜Ｆ４をそれぞれ検出する。各多重フレームにお
けるフレームビットＦ１〜Ｆ４の位置は、フレームビッ
トＦ１が「０」、フレームビットＦ２が「５」、フレー
ムビットＦ３が「６」、フレームビットＦ４が「３」で
あり、よってフレームパターン識別信号Ｉとしてそれら
の値が出力される。これらの位置データはＲ／Ｗ制御回
路３にアドレスレジスタ３２にそれぞれ入力されて前述
の各フレーム化信号の読出しアドレスの先頭値が設定さ
れる。またメモリスイッチ番号レジスタ３４には各フレ
ーム化信号のフレームビットが何番目の多重フレームで
検出されたかの情報が保持される。

【００３３】一方、入力された多重フレーム化信号入力
Ｓ_INはメモリスイッチ２１〜２４にそれぞれ並列に入力
されて書込みフレーム先頭パルスＰのタイミングで各多
重フレームがその先頭から多重フレーム単位に順次に書
き込まれていく。

【００３４】この場合、位相φ₁ では、多重フレーム＃
１が各メモリスイッチ２１〜２４のＡ面に書き込まれ
る。

【００３５】次の位相φ₂ では、メモリスイッチ２１の
面切替え信号ＣＳ１だけがモード切替えされるので、多
重フレーム＃２はメモリスイッチ２１に対してはＢ面に
書き込まれ、そのＡ面からは位相φ₁ で書き込んだ多重
フレーム＃１のデータが読み出されるようになる。一
方、他のメモリスイッチ２２〜２４においては、多重フ
レーム＃２は多重フレーム＃１を書き込んだＡ面の上に
上書きされる（つまり多重フレーム＃１のデータは失わ
れる）。

【００３６】次の位相φ₃ では、メモリスイッチ２２の
面切替え信号ＣＳ２だけがモード切替えされるので、多
重フレーム＃３はメモリスイッチ２２に対してはＢ面に
書き込まれ、そのＡ面からはφ₂ で書き込んだ多重フレ
ーム＃２のデータが読み出されるようになる。そして上
述と同様にしてメモリスイッチ２３、２４においては、
多重フレーム＃３はＡ面の上にさらに上書きされ、また
メモリスイッチ２１のＡ面からは位相φ₁ で書き込んだ
多重フレーム＃１のデータが再び読み出される。

【００３７】次の位相φ₄ では、メモリスイッチ２３の
面切替え信号ＣＳ３だけがモード切替えされるので、多
重フレーム＃４はメモリスイッチ２３に対してはＢ面に
書き込まれ、そのＡ面からはφ₃ で書き込んだ多重フレ
ーム＃３のデータが読み出されるようになる。そして上
述と同様にしてメモリスイッチ２４においては、多重フ
レーム＃４はＡ面の上にさらに上書きされる。そしてメ
モリスイッチ２１のＡ面からは位相φ₁ で書き込んだ多
重フレーム＃１のデータが、またメモリスイッチ２２の
Ａ面からは位相φ₂ で書き込んだ多重フレーム＃２のデ
ータが再び読み出される。

【００３８】次の位相φ₅ では、メモリスイッチ２４の
面切替え信号ＣＳ４だけがモード切替えされるので、多
重フレーム＃５はメモリスイッチ２４に対してはＢ面に
書き込まれ、そのＡ面からはφ₄ で書き込んだ多重フレ
ーム＃４のデータが読み出されるようになる。

【００３９】この結果、この位相φ₅ においては、メモ
リスイッチ２１のＡ面からは位相φ₁ で書き込んだ多重
フレーム＃１のデータが、またメモリスイッチ２２のＡ
面からは位相φ₂ で書き込んだ多重フレーム＃２のデー
タが、メモリスイッチ２３のＡ面からは位相φ₃ で書き
込んだ多重フレーム＃３のデータが、またメモリスイッ
チ２４のＡ面からは位相φ₄ で書き込んだ多重フレーム
＃４のデータがそれぞれ読み出されることになる。

【００４０】このように、各メモリスイッチ２１〜２４
は４多重フレーム周期で、それぞれ１多重フレーム分ず
つ遅延してその読出し／書込み面のモード切替えが行わ
れるから、各読出し位相φでは、各メモリスイッチ２１
〜２４から常にその時点直前に入力された４つの多重フ
レームのデータが並列して読み出されることになる。

【００４１】よってこの読出し位相φ₅ の読出しフレー
ムの第１番目のフレームにおいて、セレクタ４は第１タ
イムスロットＴＳ１でメモリスイッチ２１を選択してそ
の読出しアドレス「０」からのフレームビットＦ１を出
力し、タイムスロットＴＳ２でメモリスイッチ２２を選
択してその読出しアドレス「５」からのフレームビット
Ｆ２を出力し、タイムスロットＴＳ３でもメモリスイッ
チ２２を選択してその読出しアドレス「６」からのフレ
ームビットＦ３を出力し、タイムスロットＴＳ４でメモ
リスイッチ２４を選択してその読出しアドレス「３」か
らのフレームビットＦ４を出力することで、これら第１
〜第４のフレーム化信号の先頭の位相を整合させて出力
することができる。そして以降、セレクタ４により同じ
順番でメモリスイッチの選択を行えば、第１〜第４のフ
レーム化信号を多重化されたままの状態でかつその先頭
位相を揃えて多重フレーム化信号出力Ｓ_OUT として得る
ことができる。

【００４２】おな、前述したように、Ｒ／Ｗ制御回路３
では、各フレーム化信号の先頭が読出しフレーム中にお
ける第１番目のフレームにくるように、読出しアドレス
の初期先頭アドレス“０”に各フレーム化信号の先頭位
置データを加算してそれぞれ読出しアドレスの先頭値と
している。いる。すなわち、フレームビットＦ１に対し
ては「０」、フレームビットＦ２に対しては「５」、フ
レームビットＦ３に対しては「６」、フレームビットＦ
４に対しては「３」を加算している。

【００４３】また 加算器３３では、最初はこの各フレ
ーム化信号の読出しアドレスの先頭をアドレスレジスタ
３２から取り込んでそれぞれ読出しアドレスＡ１〜Ａ４
として出力し、一巡後はそれらの先頭値に「４」を加算
したもの、二巡後はそれらの加算値にさらに「４」を加
算したもの、というようにして各読出しアドレスＡ１〜
Ａ４を４つ置きずつインクリメントしていく。

【００４４】本発明の実施にあたっては種々の変形形態
が可能である。例えば、上述の実施例では、各フレーム
化信号の先頭位置の時間的ずれが最大で４多重フレーム
にまたがるため、それらの位相ずれを吸収するためにス
イッチメモリを４つ並列配置したが、本発明はこれに限
られるものではなく、例えば各フレーム化信号の先頭位
置の時間的ずれが最大で２多重フレーム内であれば、こ
のスイッチメモリの数は２つとすることができる。

【００４５】図５にはかかる場合の変形例としての位相
整合回路が示され、また図６にはかかる変形例回路のタ
イムチャートが示される。図示のように、メモリスイッ
チとしてはメモリスイッチ２１、２２の二つだけが用意
される。他の構成は前述の実施例と同様であり、またそ
の動作も同様なものであるので、詳細な説明は省略す
る。

【００４６】また上述の実施例では、多重フレーム化信
号を構成するフレーム化信号の数は「４」としたが、も
ちろん本発明はこれに限られるものではなく、もっと多
くともあるいは少なくとも、本発明を適用することがで
きる。

【００４７】

【発明の効果】以上に説明したように、本発明によれ
ば、多重フレーム化信号を構成する複数のフレーム化信
号の間に数多重フレーム分の位相ずれがあった場合で
も、それらのフレーム化信号の先頭位相を同じ読出しフ
レームに整合して読み出すことが可能となり、それによ
り複数のフレーム化信号の相互間での信号処理を行うこ
とできるようになる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての多重フレーム化信号
の位相整合回路を示す図である。

【図３】実施例回路の各部信号のタイムチャート（１／
２）を示す図である。

【図４】実施例回路の各部信号のタイムチャート（２／
２）を示す図である。

【図５】本発明の変形例としての多重フレーム化信号の
位相整合回路を示す図である。

【図６】変形例回路の各部信号のタイムチャートを示す
図である。

【図７】多重フレーム化信号の構成例を示す図である。

【図８】従来例回路を示す図である。

【図９】従来例回路の各部信号のタイムチャートを示す
図である。

【図１０】位相整合してフレーム化信号を読み出す状態
を説明する図である。

【符号の説明】

１、１’ フレームパターン識別回路 ２１〜２４ ダブルバッファ形メモリスイッチ ３、３’、３” Ｒ／Ｗ制御回路 ４ セレクタ ４’ メモリスイッチ選択回路 １１ フレーム同期化回路 １２ 比較器 ３１ フレームカウンタ ３２ アドレスレジスタ ３３ 加算器 ３４ メモリスイッチ番号レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹田 聡 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のフレーム化信号で構成される多重
   フレーム化信号が入力され、それらのフレーム化信号の
   先頭位相を整合して多重化されたままの状態で出力する
   多重フレーム化信号の位相整合回路であって、 多重フレーム化信号入力を多重フレーム単位にその先頭
   からシーケンシャルにそれぞれ書き込む、多重フレーム
   化信号入力に対して並列配置された複数のダブルバッフ
   ァ形のメモリスイッチ（１０１₁ 〜１０１_n ）と、 該複数のメモリスイッチのダブルバッファを切り替える
   タイミングをそれぞれのメモリスイッチで１多重フレー
   ム分ずつ遅延するようにして発生する切替えタイミング
   発生回路（１０２）と、 多重フレーム化信号入力中の各フレーム化信号のフレー
   ムビットを検出するフレームパターン識別回路（１０
   ３）と、 該フレームパターン識別回路で検出された各フレーム化
   信号のフレームビットの位置データに基づいてシステム
   内基準位相によって各フレーム化信号のフレームビット
   およびそれに続くデータ列の読出しアドレスを発生を発
   生してメモリスイッチに供給するアドレス発生回路（１
   ０４）と、 フレーム化信号の先頭位相が整合されるように該並列配
   置のメモリスイッチから読み出されるデータ列を選択し
   て出力する選択制御を行う選択制御回路（１０５）とを
   備えた多重フレーム化信号の位相整合回路。
2. 【請求項２】 上記フレームパターン識別回路は、 フレーム化信号のフレームビットに同期するフレーム同
   期化回路と、 その同期タイミングとメモリスイッチの書込みフレーム
   先頭パルスのタイミングとを比較する比較器とを含み構
   成される請求項１記載の多重フレーム化信号の位相整合
   回路。
3. 【請求項３】 上記アドレス発生回路は、 各フレーム化信号のフレームビットの位置データに基づ
   いて各フレーム化信号の読出しアドレスの先頭値を生成
   し格納するアドレスレジスタと、 このアドレスレジスタの各フレーム化信号の先頭アドレ
   ス値に読出し用のオフセットを逐次に累算しつつそれら
   を各フレーム化信号の読出しアドレスとする加算器とを
   含み構成される請求項１または２記載の多重フレーム化
   信号の位相整合回路。
4. 【請求項４】 該選択制御回路は、該複数のメモリスイ
   ッチから並列に読み出されているそれぞれ異なる多重フ
   レームについての出力データ列のうちから、各フレーム
   化信号のフレームビットが同じ読出しフレームで読み出
   されるようにメモリスイッチの選択の順序を決定してそ
   の順序で各フレームビットに続くデータ列を逐次に選択
   出力していくように構成された請求項１〜３のいずれか
   に記載の多重フレーム化信号の位相整合回路。