JPH06350551A - Ｔｓａ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 簡単な回路構成で、多重度の増減に関係無く
高速で動作するＴＳＡ回路を提供する。 【構成】 フレーム同期信号ＦＰに同期し、第１及び第
２のレベルに反転するタイミング信号Ｒの生成部１と、
支流信号Ｔを遅延Ｄさせる移相部２と、信号Ｒが第１レ
ベル区間主流信号Ｍを記憶要素ｍに記憶し記憶済多重信
号Ｏ₁ を読み出し、第２レベル区間に支流信号Ｔ−Ｄを
制御信号Ｅで記憶要素ｍにランダムに書込むメモリ３₁
と、その区間主流信号を記憶要素ｍへ記憶し記憶済多重
信号Ｏ₂ を読み出し、第１レベル区間に支流信号Ｔ−Ｄ
を制御信号Ｅで記憶要素ｍへ書込むメモリ３₂ と、各メ
モリ出力の多重信号Ｏ₁ ，Ｏ₂ の出力選択部４を備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＴＳＡ（Time Slot Assi
gnment）回路に関し、更に詳しくは高次群信号を扱う多
重分離装置におけるＴＳＡ回路に関する。ＴＳＡ回路で
は主流信号の任意チャネルに１又は２以上の支流信号の
任意チャネルのデータをチャネル単位で多重することを
行っている。

【０００２】近年、伝送装置における信号の多重度は増
加の傾向にあり、特にＦＬＭ，ＮＮＩ等の光同期伝送路
の普及に伴い、信号多重度は益々増加する傾向にある。
信号の多重度が増すと言うことは伝送速度が速くなるこ
とを意味し、その結果、高速度な信号多重が行える多重
分離装置が必要となる。そこで、このような高速な信号
多重を可能とするＴＳＡ回路の提供が望まれる。

【０００３】

【従来の技術】図６は従来のＴＳＡ回路のブロック図
で、図において２０_A ，２０_B は夫々主流信号Ｍ−Ａ，
Ｍ−Ｂに対応して設けたＴＳＡボード（Ａ），（Ｂ）、
ＳＲは８ビットデータをシフトできる３段のシフトレジ
スタ、ＬＴはラッチ回路、ＡＣＭはアドレスコントロー
ルメモリ、ＳＥＬは９：１のデータセレクタ、ＲＥＧは
レジスタである。

【０００４】かかる構成で、ＴＳＡボード（Ａ）は主流
信号Ｍ−Ａのチャネル１に支流信号Ｔ−Ｂのチャネル４
のデータを多重し、同時にＴＳＡボード（Ｂ）は主流信
号Ｍ−Ｂのチャネル４に支流信号Ｔ−Ａのチャネル５の
データを多重することを行う。以下、動作を詳細に説明
する。図７は従来のＴＳＡ回路の動作タイミングチャー
トである。

【０００５】フレーム同期信号ＦＰに同期して位相の揃
った主流信号Ｍ−Ａ，Ｍ−Ｂ及び支流信号Ｔ−Ａ，Ｔ−
Ｂが入力している。各チャネルデータは８ビットから成
り、図中、「ＣＨｍＭｎ」のＣＨｍはチャネル番号、Ｍ
は主流信号、ｎは多重周期の番号を表す。また「ＣＨｍ
Ｔｎ」のＴは支流信号である。全体では多重度＝６（３
多重×２並列）の例を示している。

【０００６】ＴＳＡボード（Ａ）において、最初の多重
周期における主流信号Ｍ−Ａの３つのデータ「ＣＨ１Ｍ
１」「ＣＨ３Ｍ１」「ＣＨ５Ｍ１」はマスタクロック信
号に同期してシフトレジスタＳＲによりシリアル−パラ
レル変換され、次のマスタクロック信号ＭＣＫに同期し
て発生するラッチパルスＬＰによりラッチ回路ＬＴにラ
ッチされる。同様にして支流信号Ｔ−Ａ，Ｔ−Ｂの各３
つのデータ「ＣＨ１Ｔ１」「ＣＨ３Ｔ１」「ＣＨ５Ｔ
１」及び「ＣＨ２Ｔ１」「ＣＨ４Ｔ１」「ＣＨ６Ｔ１」
も同じ位相でラッチ回路ＬＴにラッチされる。

【０００７】一方、ＡＣＭはこの時点よりマスタクロッ
ク信号ＭＣＫに同期して予め不図示のシステムにより規
定されているデータセレクタＳＥＬの選択信号Ｓ−Ａを
「７」「１」「０」の順で出力する。これによりデータ
セレクタＳＥＬは出力データＯ−Ａを「ＣＨ４Ｔ１」
「ＣＨ３Ｍ１」「ＣＨ５Ｍ１」の順で出力する。即ち、
ここでは支流信号Ｔ−Ｂのチャネル４のデータ「ＣＨ４
Ｔ１」が主流信号Ｍ−Ａのチャネル１（即ち、タイムス
ロット「ＣＨ１Ｍ１」）に多重されている。引き続き、
次のラッチパルスＬＰによりデータ「ＣＨ１Ｍ２」〜
「ＣＨ６Ｔ２」が各ラッチ回路ＬＴにラッチされ、その
後の選択信号Ｓ−Ａ＝「７」「１」「０」の入力により
出力データＯ−Ａ＝「ＣＨ４Ｔ２」「ＣＨ３Ｍ２」「Ｃ
Ｈ５Ｍ２」が順に出力される。

【０００８】ＴＳＡボード（Ｂ）においては、データセ
レクタＳＥＬの選択信号Ｓ−Ｂ＝「２」「３」「０」の
入力により、上記と同様にして、最初の周期の出力デー
タＯ−Ｂ＝「ＣＨ２Ｍ１」「ＣＨ５Ｔ１」「ＣＨ６Ｍ
１」となる。即ち、ここでは支流信号Ｔ−Ａのチャネル
５のデータ「ＣＨ５Ｔ１」が主流信号Ｍ−Ｂのチャネル
４（即ち、タイムスロット「ＣＨ４Ｍ１」）に多重され
ている。次の多重周期では引き続き出力データＯ−Ｂ＝
「ＣＨ２Ｍ２」「ＣＨ５Ｔ２」「ＣＨ６Ｍ２」が順に出
力される。

【０００９】

【発明が解決しようとする課題】上記の如く、従来のＴ
ＳＡ回路では、全入力データを一旦パラレルデータに変
換し、これを多対１選択回路（データセレクタ）により
空間スイッチ方式で多重するという構成であった。しか
し、多対１選択回路を使用する構成であると、多重度が
少ない場合は良いが、多重度が増すと、これに伴って多
対１選択回路が大規模化、複雑化し、多重動作の高速マ
ージンを確保するのが困難となる。

【００１０】また、全データの速度を一旦落とし、これ
らを空間的に配置するために主流及び支流の全データに
ついて夫々にシフトレジスタやラッチ回路が必要とな
り、全体の回路規模が増大するという問題点があった。
本発明の目的は、単純かつ簡単な回路構成で、多重度
（信号速度）の増減に関係無く、高速で動作するＴＳＡ
回路を提供することにある。

【００１１】

【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＴＳＡ回路は、主流
信号Ｍの任意チャネルに支流信号Ｔの任意チャネルのデ
ータをチャネル単位で多重するＴＳＡ回路において、フ
レーム同期信号ＦＰに同期し、かつ所定の多重周期で第
１及び第２のレベルに反転するタイミング信号Ｒを生成
するタイミング生成部１と、入力の主流信号Ｍに対して
入力の支流信号Ｔを前記多重周期分遅延させる移相部２
と、タイミング信号Ｒが第１のレベルの区間に入力の主
流信号Ｍを複数の記憶要素ｍにシリアルに記憶すると同
時にそれまでに記憶していた多重信号Ｏ₁ をシリアルに
読み出し、かつ該タイミング信号Ｒが続く第２のレベル
の区間に移相部２の出力の支流信号Ｔ−Ｄを外部の多重
制御信号Ｅに従って対応する記憶要素ｍにランダムモー
ドで書込を行う第１のデータメモリ３₁ と、タイミング
信号Ｒが第２のレベルの区間に入力の主流信号Ｍを複数
の記憶要素ｍにシリアルに記憶すると同時にそれまでに
記憶していた多重信号Ｏ₂ をシリアルに読み出し、かつ
該タイミング信号Ｒが続く第１のレベルの区間に移相部
２の出力の支流信号Ｔ−Ｄを外部の多重制御信号Ｅに従
って対応する記憶要素ｍにランダムモードで書込を行う
第２のデータメモリ３₂ と、第１及び第２のデータメモ
リ３₁，３₂ の出力の各多重信号Ｏ₁ ，Ｏ₂ をタイミン
グ信号Ｒの変化に同期して交互に選択する出力選択部４
とを備えるものである。

【００１２】

【作用】図において、タイミング生成部１は、フレーム
同期信号ＦＰに同期し、かつ所定の多重周期で第１及び
第２のレベルに反転するタイミング信号Ｒを生成してい
る。移相部２は入力の主流信号Ｍに対して入力の支流信
号Ｔを前記多重周期分遅延させる。

【００１３】この状態で、第１のデータメモリ３₁ は、
タイミング信号Ｒが第１のレベルの区間に入力の主流信
号Ｍを複数の記憶要素ｍにシリアルに記憶すると同時に
それまでに記憶していた多重信号Ｏ₁ をシリアルに読み
出し、かつ該タイミング信号Ｒが続く第２のレベルの区
間に移相部２の出力の支流信号Ｔ−Ｄを外部の多重制御
信号Ｅに従って対応する記憶要素ｍにランダムモードで
書込を行う。

【００１４】即ち、例えば主流信号Ｍの３番目のチャネ
ルに支流信号Ｔの１番目のチャネルのデータを多重した
い場合は、移相部２の出力に支流信号Ｔ−Ｄの１番目
（最初）のチャネルのデータが現れているタイミングに
多重制御信号Ｅ₁ を付勢することにより該支流チャネル
データを対応する記憶要素ｍにランダムモードで書き込
む。同様にして、主流信号Ｍの１番目のチャネルに支流
信号Ｔの３番目のチャネルのデータを多重したい場合
は、移相部２の出力に支流信号Ｔ−Ｄの３番目（最後）
のチャネルのデータが現れているタイミングに多重制御
信号Ｅ₃ を付勢することにより該支流チャネルデータを
対応する記憶要素ｍにランダムモードで書き込む。かく
して、主流信号Ｍの任意チャネルに支流信号Ｔの任意チ
ャネルのデータをチャネル単位で多重できる。なお、主
流信号Ｍの２番目のチャネルに対しては支流信号Ｔのチ
ャネルデータを多重しない場合には、多重制御信号Ｅ₂
が付勢されることはない。

【００１５】同様にして、第２のデータメモリ３₂ は、
タイミング信号Ｒが第２のレベルの区間に入力の主流信
号Ｍを複数の記憶要素ｍにシリアルに記憶すると同時に
それまでに記憶していた多重信号Ｏ₂ をシリアルに読み
出し、かつ該タイミング信号Ｒが続く第１のレベルの区
間に移相部２の出力の支流信号Ｔ−Ｄを外部の多重制御
信号Ｅに従って対応する記憶要素ｍにランダムモードで
書込を行う。そして、出力選択部４は第１及び第２のデ
ータメモリ３₁ ，３₂ の出力の各多重信号Ｏ₁，Ｏ₂ を
タイミング信号Ｒの変化に同期して交互に選択する。

【００１６】本発明においては、多重周期分遅延した支
流信号Ｔ−Ｄを外部の多重制御信号Ｅに従って対応する
記憶要素ｍにランダムモードで書き込む方式であるの
で、このようなデータメモリ（データ多重部）３は、多
重度が増しても、記憶要素ｍとランダム書込のための極
めて単純な回路の単なる並列的付加によって容易に実現
できる。しかも、多重度が増しても個々の書込回路の遅
延量が増すことは無く、よって多重度が増しても高速多
重動作に容易に対応できる。即ち、速度マージンに対し
て有利な回路構成である。

【００１７】また本発明においては、従来のように主流
及び支流の全入力信号を空間的に一致させる必要がない
ので、従来回路に比べて回路規模を大幅に削減できる。
好ましくは、複数の入力の支流信号を選択するための入
力選択部５を備える。こうすれば、主流信号Ｍの任意チ
ャネルに２以上の支流信号Ｔの任意チャネルのデータを
チャネル単位で多重できる。

【００１８】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のＴＳＡ
回路のブロック図で、図において１０_A ，１０_B は夫々
主流信号Ｍ−Ａ，Ｍ−Ｂに対応して設けたＴＳＡボード
（Ａ），（Ｂ）、１はタイミング生成部（ＴＧ）、２は
移相部、３₁ ，３₂ はデータメモリ、４，５は８ビット
パラレルデータを選択可能なセレクタ（ＳＥＬ）、６は
アドレスコントロールメモリ（ＡＣＭ）である。

【００１９】ＴＳＡボード（Ａ）に注目すると、セレク
タ５はＡＣＭ６の選択信号Ｓに従って入力の支流信号Ｔ
−Ａ又はＴ−Ｂを選択出力する。なお、この例ではＴＳ
Ａボード（Ａ）は主流信号Ｍ−Ａのチャネルに支流信号
Ｔ−Ｂのチャネルデータを多重し、かつＴＳＡボード
（Ｂ）は主流信号Ｍ−Ｂのチャネルに支流信号Ｔ−Ａの
チャネルデータを多重する場合を説明する。従って、Ｔ
ＳＡボード（Ａ）のＡＣＭ６の選択信号Ｓ＝１、かつＴ
ＳＡボード（Ｂ）のＡＣＭ６の選択信号Ｓ＝０である。

【００２０】移相部２は入力の主流信号Ｍ−Ａに対して
セレクタ５の出力の支流信号Ｔ−Ｂを多重周期分遅延さ
せる。なお、この例では主流信号１本当たりのチャネル
数＝３（即ち、多重周期＝３）とし、システム全体では
多重度＝６（３多重×２並列）である。タイミング生成
部１は、フレーム同期信号ＦＰに同期し、かつ多重周期
＝３でレベルを反転するタイミング信号Ｒと、これとは
逆位相のタイミング信号Ｒ／とを生成する。

【００２１】ＡＣＭ６は、予め不図示のシステムより送
られた選択信号Ｓ及び多重制御信号Ｅ₁₁〜Ｅ₁₃，Ｅ₂₁〜
Ｅ₂₃を内部のＲＡＭ又は循環型に構成されたシフトレジ
スタ等に記憶しており、タイミング生成部１からのタイ
ミング信号ＴＳに従ってこれらの選択信号Ｓ及び多重制
御信号Ｅ₁₁〜Ｅ₁₃，Ｅ₂₁〜Ｅ₂₃をサイクリックに読み出
す。ＴＳＡボード（Ｂ）についても同様である。

【００２２】図３は実施例のデータメモリのブロック図
で、図において３₁ はデータメモリ、７₁ 〜７₃ は８ビ
ットパラレルデータを選択可能なセレクタ（ＳＥＬ）、
８₁〜８₃ は８ビットパラレルデータを記憶可能なレジ
スタ（ＲＥＧ）である。セレクタ７₁ とレジスタ８₁ と
から成る記憶要素に注目すると、タイミング信号Ｒ＝０
（ライト）、かつ多重制御信号Ｅ₁₁＝０の時はセレクタ
７₁ は入力端子０の信号を選択し、これによりレジスタ
８₁ の出力データをレジスタ８₁ の入力に加える。即
ち、この場合の記憶要素はデータ保持モードである。信
号Ｒ＝０、かつ信号Ｅ₁₁＝１の時はセレクタ７₁ は入力
端子１の信号を選択し、これにより多重周期分遅延した
支流データＴ−Ｄをレジスタ８₁ の入力に加える。即
ち、この場合の記憶要素はランダム書込モードである。
タイミング信号Ｒ＝１（リード）、かつ信号Ｅ₁₁＝０の
時はセレクタ７₁ は入力端子２の信号を選択し、これに
より主流データＭ−Ａをレジスタ８₁ の入力に加える。
即ち、この場合の記憶要素はデータシフトモードであ
る。セレクタ７₂ とレジスタ８₂ 及びセレクタ７₃とレ
ジスタ８₃ とから成る記憶要素についても同様である。
以上は、データメモリ３₂ についても同様である。

【００２３】かかる構成で、主流信号Ｍ−Ａのチャネル
１に支流信号Ｔ−Ｂのチャネル４のデータを多重し、同
時に主流信号Ｍ−Ｂのチャネル４に支流信号Ｔ−Ａのチ
ャネル５のデータを多重する例を以下に説明する。図４
は実施例のＴＳＡボード（Ａ）の動作タイミングチャー
トである。フレーム同期信号ＦＰに同期して位相の揃っ
た主流信号Ｍ−Ａ及び支流信号Ｔ−Ａ，Ｔ−Ｂが入力し
ている。この例ではセレクタ５の選択信号Ｓ＝１であ
り、よって多重周期分遅延した支流信号Ｔ−Ｄは入力の
支流信号Ｔ−Ｂと内容が等しい。

【００２４】データメモリ３₁ では、タイミング信号Ｒ
＝１（リード）の区間に主流信号Ｍ−Ａの最初の多重周
期のチャネルデータ「ＣＨ１Ｍ１」「ＣＨ３Ｍ１」「Ｃ
Ｈ５Ｍ１」をレジスタ８₁ 〜８₃ にシフトＩＮする。ま
た同時にそれまでに記憶していた多重信号Ｏ₁ （但し、
最初はＯ₁ ＝０）をシリアルに読み出す。次いでタイミ
ング信号Ｒ＝０（ライト）になった時点では、レジスタ
８₃ ＝「ＣＨ１Ｍ１」，レジスタ８₂ ＝「ＣＨ３Ｍ
１」，レジスタ８₁ ＝「ＣＨ５Ｍ１」を記憶している。
一方、データメモリ３₁ にはこの時点で多重周期分遅延
した支流信号Ｔ−Ｄの最初のチャネルデータ「ＣＨ２Ｔ
１」が加えられるが、ＡＣＭ６は支流信号の最初のチャ
ネルデータを多重しないように規定されているので、多
重制御信号Ｅ₁₁〜Ｅ₁₃＝０を出力する。従って、この時
点の各レジスタ８₁ 〜８ ₃ は保持モードであり、各記憶
データは変化しない。

【００２５】次に、データメモリ３₁ に支流信号Ｔ−Ｄ
の２番目のチャネルデータ「ＣＨ４Ｔ１」が加えられる
と、ＡＣＭ６は支流信号の２番目のチャネルデータを多
重するように規定されているので、この例では多重制御
信号Ｅ₁₁，Ｅ₁₂＝０、かつＥ ₁₃＝１を出力する。従っ
て、この時点のレジスタ８₁ ，８₂ は保持モードであ
り、これらの記憶データは変化しないが、一方、レジス
タ８₃ はランダム書込モードであり、ここに支流信号Ｔ
−Ｄのチャネルデータ「ＣＨ４Ｔ１」が書き込まれる。

【００２６】次に、データメモリ３₁ には支流信号Ｔ−
Ｄの３番目のチャネルデータ「ＣＨ６Ｔ１」が加えられ
るが、ＡＣＭ６は支流信号の３番目のチャネルデータを
多重しないように規定されているので、多重制御信号Ｅ
₁₁〜Ｅ₁₃＝０を出力する。従って、この時点の各レジス
タ８₁ 〜８₃ は保持モードであり、各記憶データは変化
しない。

【００２７】次に、タイミング信号Ｒが再び１（リー
ド）になると、データメモリ３₁ はこの区間に主流信号
Ｍ−Ａの３番目の多重周期のチャネルデータ「ＣＨ１Ｍ
３」「ＣＨ３Ｍ３」「ＣＨ５Ｍ３」をレジスタ８₁ 〜８
₃ にシフトＩＮする。また同時にそれまでに記憶してい
たレジスタ８₃ のチャネルデータ「ＣＨ４Ｔ１」、レジ
スタ８₂ のチャネルデータ「ＣＨ３Ｍ１」，レジスタ８
₁ のチャネルデータ「ＣＨ５Ｍ１」を多重信号Ｏ₁ とし
てシリアルに読み出す。以下、同様である。

【００２８】一方、データメモリ３₂ においては、タイ
ミング信号Ｒ／＝１（リード）の区間に主流信号Ｍ−Ａ
の２番目の多重周期のチャネルデータ「ＣＨ１Ｍ２」
「ＣＨ３Ｍ２」「ＣＨ５Ｍ２」をレジスタ８₁ 〜８₃ に
シフトＩＮする。また同時にそれまでに記憶していた多
重信号Ｏ₂ （但し、最初はＯ₂ ＝０）をシリアルに読み
出す。

【００２９】次いでタイミング信号Ｒ／＝０（ライト）
になった時点では、レジスタ８₃ ＝「ＣＨ１Ｍ２」，レ
ジスタ８₂ ＝「ＣＨ３Ｍ２」，レジスタ８₁ ＝「ＣＨ５
Ｍ２」を記憶している。一方、データメモリ３₂ にはこ
の時点で多重周期分遅延した支流信号Ｔ−Ｄの２番目の
多重周期の最初のチャネルデータ「ＣＨ２Ｔ２」が加え
られるが、ＡＣＭ６は支流信号の最初のチャネルデータ
を多重しないように規定されているので、多重制御信号
Ｅ₁₁〜Ｅ₁₃＝０を出力する。従って、この時点の各レジ
スタ８₁ 〜８₃ は保持モードであり、各記憶データは変
化しない。

【００３０】次に、データメモリ３₂ に支流信号Ｔ−Ｄ
の２番目のチャネルデータ「ＣＨ４Ｔ２」が加えられる
と、ＡＣＭ６は支流信号の２番目のチャネルデータを多
重するように規定されているので、この例では多重制御
信号Ｅ₂₁，Ｅ₂₂＝０、かつＥ ₂₃＝１を出力する。従っ
て、この時点のレジスタ８₁ ，８₂ は保持モードであ
り、これらの記憶データは変化しないが、一方、レジス
タ８₃ はランダム書込モードであり、ここに支流信号Ｔ
−Ｄのチャネルデータ「ＣＨ４Ｔ２」が書き込まれる。

【００３１】次に、データメモリ３₂ には支流信号Ｔ−
Ｄの３番目のチャネルデータ「ＣＨ６Ｔ２」が加えられ
るが、ＡＣＭ６は支流信号の３番目のチャネルデータを
多重しないように規定されているので、多重制御信号Ｅ
₁₁〜Ｅ₁₃＝０を出力する。従って、この時点の各レジス
タ８₁ 〜８₃ は保持モードであり、各記憶データは変化
しない。

【００３２】次に、タイミング信号Ｒ／が再び１（リー
ド）になると、データメモリ３₂ はこの区間に４番目の
多重周期の主流信号Ｍ−Ａのチャネルデータ「ＣＨ１Ｍ
４」「ＣＨ３Ｍ４」「ＣＨ５Ｍ４」をレジスタ８₁ 〜８
₃ にシフトＩＮする。また同時にそれまでに記憶してい
たレジスタ８₃ のチャネルデータ「ＣＨ４Ｔ２」、レジ
スタ８₂ のチャネルデータ「ＣＨ３Ｍ２」，レジスタ８
₁ のチャネルデータ「ＣＨ５Ｍ２」を多重信号Ｏ₂ とし
てシリアルに読み出す。以下、同様である。

【００３３】そして、セレクタ４はタイミング信号Ｒ／
に従って多重信号Ｏ₁ 又はＯ₂ を交互に選択する。図５
は実施例のＴＳＡボード（Ｂ）の動作タイミングチャー
トである。フレーム同期信号ＦＰに同期して位相の揃っ
た主流信号Ｍ−Ｂ及び支流信号Ｔ−Ａ，Ｔ−Ｂが入力し
ている。この例ではセレクタ５の選択信号Ｓ＝０であ
り、よって多重周期分遅延した支流信号Ｔ−Ｄは入力の
支流信号Ｔ−Ａと内容が等しい。

【００３４】データメモリ３₁ では、タイミング信号Ｒ
＝１（リード）の区間に主流信号Ｍ−Ｂの最初の多重周
期のチャネルデータ「ＣＨ２Ｍ１」「ＣＨ４Ｍ１」「Ｃ
Ｈ６Ｍ１」をレジスタ８₁ 〜８₃ にシフトＩＮする。ま
た同時にそれまでに記憶していた多重信号Ｏ₁ （但し、
最初はＯ₁ ＝０）をシリアルに読み出す。次いでタイミ
ング信号Ｒ＝０（ライト）になった時点では、レジスタ
８₃ ＝「ＣＨ２Ｍ１」，レジスタ８₂ ＝「ＣＨ４Ｍ
１」，レジスタ８₁ ＝「ＣＨ６Ｍ１」を記憶している。
一方、データメモリ３₁ にはこの時点で多重周期分遅延
した支流信号Ｔ−Ｄの最初のチャネルデータ「ＣＨ１Ｔ
１」が加えられるが、ＡＣＭ６は支流信号の最初のチャ
ネルデータを多重しないように規定されているので、多
重制御信号Ｅ₁₁〜Ｅ₁₃＝０を出力する。従って、この時
点の各レジスタ８₁ 〜８ ₃ は保持モードであり、各記憶
データは変化しない。

【００３５】次に、データメモリ３₁ には支流信号Ｔ−
Ｄの２番目のチャネルデータ「ＣＨ３Ｔ１」が加えられ
るが、ＡＣＭ６は支流信号の２番目のチャネルデータを
多重しないように規定されているので、多重制御信号Ｅ
₁₁〜Ｅ₁₃＝０を出力する。従って、この時点の各レジス
タ８₁ 〜８₃ は保持モードであり、各記憶データは変化
しない。

【００３６】次に、データメモリ３₁ に支流信号Ｔ−Ｄ
の３番目のチャネルデータ「ＣＨ５Ｔ１」が加えられる
と、ＡＣＭ６は支流信号の３番目のチャネルデータを多
重するように規定されているので、この例では多重制御
信号Ｅ₁₁，Ｅ₁₃＝０、かつＥ ₁₂＝１を出力する。従っ
て、この時点のレジスタ８₁ ，８₃ は保持モードであ
り、これらの記憶データは変化しないが、一方、レジス
タ８₂ はランダム書込モードであり、ここに支流信号Ｔ
−Ｄのチャネルデータ「ＣＨ５Ｔ１」が書き込まれる。

【００３７】次に、タイミング信号Ｒが再び１（リー
ド）になると、データメモリ３₁ はこの区間に主流信号
Ｍ−Ｂの３番目の多重周期のチャネルデータ「ＣＨ２Ｍ
３」「ＣＨ４Ｍ３」「ＣＨ６Ｍ３」をレジスタ８₁ 〜８
₃ にシフトＩＮする。また同時にそれまでに記憶してい
たレジスタ８₃ のチャネルデータ「ＣＨ２Ｍ１」、レジ
スタ８₂ のチャネルデータ「ＣＨ５Ｔ１」，レジスタ８
₁ のチャネルデータ「ＣＨ６Ｍ１」を多重信号Ｏ₁ とし
てシリアルに読み出す。以下、同様である。

【００３８】なお、上記実施例ではＴＳＡ回路の一例の
構成を示したが、本発明思想を逸脱しない範囲内で様々
な変更が可能である。

【００３９】

【発明の効果】以上述べた如く本発明のＴＳＡ回路は、
上記構成であるので、単純かつ簡単な回路構成により、
多重度（信号速度）の増減に関係無く、高速で動作す
る。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は実施例のＴＳＡ回路のブロック図であ
る。

【図３】図３は実施例のデータメモリのブロック図であ
る。

【図４】図４は実施例のＴＳＡボード（Ａ）の動作タイ
ミングチャートである。

【図５】図５は実施例のＴＳＡボード（Ｂ）の動作タイ
ミングチャートである。

【図６】図６は従来のＴＳＡ回路のブロック図である。

【図７】図７は従来のＴＳＡ回路の動作タイミングチャ
ートである。

【符号の説明】

１ タイミング生成部 ２ 移相部 ３₁ ，３₂ データメモリ ４ 出力選択部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主流信号（Ｍ）の任意チャネルに支流信
   号（Ｔ）の任意チャネルのデータをチャネル単位で多重
   するＴＳＡ回路において、 フレーム同期信号（ＦＰ）に同期し、かつ所定の多重周
   期で第１及び第２のレベルに反転するタイミング信号
   （Ｒ）を生成するタイミング生成部（１）と、 入力の主流信号（Ｍ）に対して入力の支流信号（Ｔ）を
   前記多重周期分遅延させる移相部（２）と、 タイミング信号（Ｒ）が第１のレベルの区間に入力の主
   流信号（Ｍ）を複数の記憶要素（ｍ）にシリアルに記憶
   すると同時にそれまでに記憶していた多重信号（Ｏ₁ ）
   をシリアルに読み出し、かつ該タイミング信号（Ｒ）が
   続く第２のレベルの区間に移相部（２）の出力の支流信
   号（Ｔ−Ｄ）を外部の多重制御信号（Ｅ）に従って対応
   する記憶要素（ｍ）にランダムモードで書込を行う第１
   のデータメモリ（３₁ ）と、 タイミング信号（Ｒ）が第２のレベルの区間に入力の主
   流信号（Ｍ）を複数の記憶要素（ｍ）にシリアルに記憶
   すると同時にそれまでに記憶していた多重信号（Ｏ₂ ）
   をシリアルに読み出し、かつ該タイミング信号（Ｒ）が
   続く第１のレベルの区間に移相部（２）の出力の支流信
   号（Ｔ−Ｄ）を外部の多重制御信号（Ｅ）に従って対応
   する記憶要素（ｍ）にランダムモードで書込を行う第２
   のデータメモリ（３₂ ）と、 第１及び第２のデータメモリ（３₁ ，３₂ ）の出力の各
   多重信号（Ｏ₁ ，Ｏ₂）をタイミング信号（Ｒ）の変化
   に同期して交互に選択する出力選択部（４）とを備える
   ことを特徴とするＴＳＡ回路。
2. 【請求項２】 複数の入力の支流信号を選択するための
   入力選択部（５）を備えることを特徴とする請求項１の
   ＴＳＡ回路。