JP3592131B2 - フレーム同期検出回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はフレーム同期検出回路、特にシリアルデータ伝送におけるフレーム同期引き込みを高速化するフレーム同期検出回路に関する。
【０００２】
【従来の技術】
ＣＣＩＴＴ／Ｈ２６１勧告に基づくＴＶ会議等のオーディオビジュアル（ＡＶ）サービス用符号化方式において、端末の伝送速度は６４Ｋｂｐｓを基本とし、そのＰ倍のビットレートとしている。基本のレートのフレーム構成は、８Ｋ周期のフレームで８ビット×８０オクテットとなっている。この中で、第８ビット番号の第１〜第８オクテット番号がフレーム周期信号ＦＡＳ（Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｉｇｎａｌ）で、更に偶数（０）と奇数（１）の２フレームでＨ２２１のフレームを構成し１６フレーム（０〜１５）で１マルチフレームを構成する。
【０００３】
図１５にＴ１（１．５Ｍｂｐｓ）の８Ｋのフレームにおける６４Ｋｂｐｓの基本ｃｈ（チャンネル）の多種化（ｃｈ１〜ｃｈ２４）の並びを示す。また、図１６は、１．５Ｍに６４Ｋｂｐｓのｃｈが２４ｃｈ多重化された際の各ｃｈのビットの並びを示す。ｃｈ１は、正規の並びである。第８ビット目の第１〜弟１６オクテット番号にＦＡＳ及びＢＡＳ（Ｂｉｔ−ｒａｔｅ Ａｌｌｏｃａｔｉｏｎ Ｓｉｇｎａｌ）信号が多重化されている。ｃｈ２４の表示は、伝送の途中でこのｃｈについてのデータ遅延が発生し、ビット番号４とオクテット番号３だけ位置がずれた場合を示す。
【０００４】
Ｈ２２１の同期パターンは、偶数フレームのＦＡＳの第２ビットから第８ビット（ＦＡＳの１ワードは「Ｘ００１１０１１」）及び奇数フレームのＦＡＳの第２ビット（ＦＡＳの１ワードは「Ｘ１ＸＸＸＸＸＸ」）の２フレームによりフレーム同期パターンが構成されている。
【０００５】
上述した勧告に基づくテレビ会議装置を用いて多地点会議を行う場合、多地点制御装置（ＭＣＵ）では、各地点からの信号を受けて、音声の合成や画面の切替等を行う。しかし、各端末からの信号に対して、Ｈ２２１のフレーム同期をとってから信号を分離して処理を行う必要がある。例えば、端末が６４Ｋｂｐｓで符号化した場合、ＩＳＤＮ（サービス総合デジタル網）回線等を経由して信号がＭＣＵの設置地点へ送られてくる。ＩＳＤＮの回線が１．５Ｍの場合、途中の交換局で多重化できれば、１．５Ｍの回線に１ｃｈが６４Ｋｂｐｓのレートで２４ｃｈの信号が多重化してＭＣＵへ伝送されてくる。１．５Ｍが３本では７２ｃｈ分となり、シリアルデータとしては４．６Ｍｂｐｓの速度となる。
【０００６】
ＭＣＵの制御処理を時間遅れなく行うには、複数（例えば６４地点）の参加地点について会議設定が迅速に行えるように、フレーム位相が異なる各ｃｈのフレーム同期を全ｃｈ（６４ｃｈ）分についてできる限り早く各フレーム同期を確立させる必要がある。
【０００７】
従来のフレーム同期検出回路として、サーチ時間を短縮する技術として、例えば特願昭６１−２４３１０２号及び特願平３−３３８４０７号の同期検出回路がある。前者では、１フレーム周期分の各ビットの検出状態（１ビット）を保存できるメモリを設け、各フレーム毎に変化する同期ビットと入力データをビット毎に比較して、比較結果をメモリに保存している。次のフレームでは、フレームの同期ビットとの判定結果と、メモリに書き込んだ１フレーム前の判定結果を読出したものとから判定を行い、その結果をメモリに書込む。これを順次繰り返して、結果的に同期パターンと一致する位置だけがメモリ上に示されるので、その場所が同期の場所であることが判る。この技法では、ビット毎の引込み過程の情報をメモリに書込むことにより、全ビットに対するサーチが並行して行え、検出時間が短縮できる。
【０００８】
また、後者の従来例では、１フレーム分の各ビットの検出状態（複数ビット）が保存できるメモリを用意する。フレームパターンとの一致検出部の比較を行って、その検出結果とメモリに記憶された１フレーム前の情報とから新たな情報を一致回数、不一致回数、同期確立情報として更新してメモリに書込むよう構成している。これにより、全ビットに対するサーチ結果を保存し、全サーチの検出が行え、検出時間が短縮できる。
【０００９】
図１７に従来のフレーム同期検出回路のブロック図を示す。このフレーム同期検出回路は、シリアルデータが入力される直並列変換部１７１の後段に順次接続されたパターン検出カウンタ部１７２、パターン検出部１７３、フレーム検出処理部１７４及び情報記憶部（メモリ）１７５を有する。また、直並列変換部１７１、パターン検出カウンタ部１７２及び情報記憶部１７５には、シリアルクロックが入力される。パターン検出部１７３は、シリアルデータと同期パターンとを比較して一致及び不一致の信号を出力する。フレーム検出カウンタ部１７２は、一致及び不一致の値のカウントを行う。カウント前の値は、フレーム情報記憶部１７５から供給される１フレーム前の一致及び不一致の値をもとに、一致及び不一致のカウントを行い、得られた一致カウンタ値、確立結果をフレーム情報記憶部１７５に供給する。このフレーム情報記憶部１７５では、供給された一致カウンタ値及び不一致カウンタ値をメモリの所定のアドレスの書込み、１フレーム後に読出す。フレーム毎に全ビットのパターン一致／不一致情報を記憶保持することによりフレーム同期引込み時間を短縮する。
【００１０】
【発明が解決しようとする課題】
従来方式では、一致／不一致情報をフレーム毎に全ビットについて記憶する為に、多重化するｃｈ数が増加し、シリアルデータの速度が高くなった場合には、記憶する為のメモリ容量が大きくなるという欠点があった。また、シリアルクロックが高速となると、それに比例して高速でメモリをアクセスする必要があり、高速アクセスのメモリを用いるか、複数相に展開してアクセス時間を稼ぐ必要があり、メモリが多くなり、コストが上昇するという欠点がある。
【００１１】
本発明の目的は、全ビットサーチを行うと共にメモリ容量（アドレス及びビット数）が減少するか、メモリ容量が少なく且つ低速のアクセス時間のメモリを用いて情報記憶部が構成できるフレーム同期検出回路を提供することである。また、従来と同じメモリ容量とスピード（速度）のメモリの場合には、従来技術に比して高速のシリアルデータ（即ち、より多くのｃｈ数のシリアルデータ）から各ｃｈのフレーム同期を高速に検出できるフレーム同期検出回路を提供することである。
【００１２】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるフレーム同期検出回路は、次のような特徴的な構成を採用している。
【００１３】
（１）フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する機能を有し、入力シリアルデータに対してオクテット番号周期毎に遅延して、ブロック並列信号のビット幅のタップ数の遅延出力を得る直並列変換部と、
並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備えるフレーム同期検出回路。
【００１４】
（２）フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得る機能を有し、フレーム同期パターンが複数のフレームパターンで構成されたデータに対し、複数のフレームパターンにつき比較し、一致が検出されたフレームパターン番号を示す情報を出力するパターン検出部と、
該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備えるフレーム同期検出回路。
【００１５】
（３）フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
前記フレーム同期パターンが複数のフレームパターンで構成される場合に、前記フレームパターンの何番目までが連続して一致検出したかを示すパターン番号情報を、前記判定情報に付加し、１フレーム内の情報記憶で複数フレームにわたる同期パターンの一致を検出するフレーム同期検出回路。
【００１６】
（４）フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
前記検索ブロックのビット数に比し同期パターンのビット数が少なく、１検索ブロックで複数位置の同期パターンの一致が検出されるとき、複数の一致検出が発生したことを示す複数一致情報を前記判定情報に付加するフレーム同期検出回路。
【００１７】
（５）フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
前記検索ブロックの長さを８ビット、前記同期パターンが２フレームの周期で構成され、１フレームの同期部分のビットが７ビットの場合に、前記判定情報は、位置情報に３ビット、同期確立情報に１ビット、状態情報に２ビット、複数一致情報に１ビット、フレームパターン番号情報に１ビットの合計８ビットのワードで前記情報記憶部に記憶するフレーム同期検出回路。
【００１８】
（６）前記直並列変換部は、入力シリアルデータをオクテット番号順となるように並べ替えて書込むメモリを有し、ワード単位でオクテット番号順に読出す上記（１）乃至（５）のいずれかのフレーム同期検出回路。
【００１９】
（７）前記ブロック並列信号の取込み周期が略均一になるように検索ブロックの配置を１フレームのビット配列位置で予め設定し、予め定めたタイミングで取込む上記（１）乃至（５）いずれかのフレーム同期検出回路。
【００２０】
（８）前記検索ブロックの長さを、同期パターンの長さ以下で１ｃｈの１フレームのオクテック数が割り切れる数に設定する上記（１）乃至（５）のいずれかのフレーム同期検出回路。
【００２１】
（９）ブロック並列信号から前記検索ブロック内で同期パターンの検出を行う為に複数個の検出回路を備え、並列でパターン一致検出を行う上記（１）乃至（５）のいずれかのフレーム同期検出回路。
【００２２】
（１０）前記判定情報として位置情報、同期確立情報及び状態情報を含む上記（１）乃至（５）のいずれかのフレーム同期検出回路。
【００２３】
（１１）前記フレーム検出処理部では、複数ｃｈの同期検出を行う場合に、各ｃｈが引込み状態に入っているか否かを示すフレーム同期状態情報をｃｈ毎に設ける上記（１）乃至（５）のいずれかのフレーム同期検出回路。
【００２５】
【発明の実施の形態】
以下、本発明のフレーム同期検出回路の好適実施形態例を添付図１乃至図１４を参照して詳細に説明する。
【００２６】
先ず、図１は、本発明のフレーム同期検出回路の第１実施形態例の全体的なブロック図である。このフレーム同期検出回路は、シリアルデータが入力される直並列変換部１、その出力側に順次接続されたレジスタ２、パターン検出部３、フレーム検出処理部４及び情報記憶部（ＩＭＦＦ）５及びシリアルクロックが入力されるパルス発生器（ＰＧ）６により構成される。シリアルクロックは、パルス発生器（ＰＧ）６及び直並列変換部１に入力され、パルス発生器６の出力パルス（分周クロック）は、直並列変換部１、レジスタ２及び情報記憶部５に入力される。
【００２７】
次に、図１のフレーム同期検出回路の動作を説明する。直並列変換部１に入力されたシリアルデータは、１ワード８ビットのメモリに記憶され、シリアルデータに含まれる同期ビットが連続した同期パターンとして検出できるように、ｃｈのデータがオクテット番号順に並ぶように、入力のシリアルデータをパラレルデータに変換する。シリアルデータは、１ｃｈが６４Ｋｂｐｓの速度で６４ｃｈが多重化されている場合には、シリアルデータの速度は約４．１Ｍｂｐｓである。
【００２８】
シリアル入力信号の並びをＨ２２１の１フレームの信号の多重化信号としてＸ（ｉ、ｊ、ｋ）で示すと、ｉ＝１〜８ビット番号、ｊ＝１〜６４ｃｈ番号、ｋ＝１〜８０オクテット番号で示せる。１フレーム分記憶して変換する場合には、直並列変換部１のメモリの大きさＸＭ（ｉ、ｊ、ｋ／８０）は、８×６４×１０の大きさのアドレスが必要となる。ＸＭ（ｉ、ｊ、ｋ１）（ここでＫ１は１〜１０）のアドレスのメモリにはＫ＝（Ｋ１−１）×８＋１〜（Ｋ１−１）×８＋８迄のオクテット番号の８ビットが１ワードとして書込まれる。パターン検出を行う検索ブロックの決め方によっては、せいぜい１６オクテットの数倍程度の範囲、従って８×６４×２の倍数のアドレスがあればよい。
【００２９】
パルス発生器６は、シリアルクロックを１／８分周した分周クロック、必要なパルス及び制御信号を各部へ供給する。この分周クロックが入力される直並列変換部１は、１／８周期毎にオクテット方向に番号（Ｋ）が連続する２ワード（１〜１６オクテットの１６ビット）のデータを読出して、レジスタ２へ供給する。直並列変換部１の変換メモリＸＭのアドレスとしては、ＭＸ（ｉ、ｊ、ｋ１）とＸＭ（ｉ、ｊ、ｋ１＋１）のデータが読出される。ブロック並列信号は、オクテット順に並んだ１６ビットの信号となる。
【００３０】
レジスタ２は、直並列変換部１で変換されたパラレルデータのタイミングをとり直してパターン検出部３へ供給する。直並列変換部１から読出した信号のままで後読のパターン検出部３での処理時間が十分間にあえば、特にレジスタ２を設けてタイミングをとり直す必要はない。
【００３１】
次に、パターン検出部３では、同期パターンが８ビットであるので、検索ブロックも８ビットの範囲とし、同期パターン検出回路は、位相を０〜７ずらした８回路が並列に存在する。即ち、このパターン検出部３では、第１〜第８オクテットの８ビット、第２〜第９オクテットの８ビット１…、第８〜第１５オクテットの８ビットに対してそれぞれ８ビットの同期パターンと一致するか否かを判定する。パターン検出部３は、一致か否かを示す一致情報の他に、一致した場合は、一致した同期パターンの先頭のオクテット位置を示す番号（位相情報）を求める。フレーム周期パターンが８ビットの場合には、並列の８個の検出回路で、一致するのは１か所である為に、検出の情報としては一致情報（１ビット）と位置情報（３ビット）があればよく、これを検出情報としてフレーム検出処理部４へ供給する。
【００３２】
フレーム検出処理部４では、情報記憶部５から同じ位置の前のフレームの引込み判定状態を示す判定情報を読出し、パターン検出部３から検出情報と読出した判定情報から引込み状態の判定を行う。新たな判定情報を発生し、これを情報記憶部５へ供給する。判定情報としては、引込み確立を示す確立情報、引込み情態を示す状態情報、同期が検出された位置を示す位置情報が必要である。引込み判定を前方３段後方２段で行う場合には、引込みの遷移状態を示す状態情報（２ビット）、引込み確立を示す確立情報（１ビット）及び先頭位置を示す位置情報（３ビット）の合計６ビットの判定情報が情報記憶部５に記憶される。
【００３３】
情報記憶部５のメモリ（ＩＭ）は、１ワードのデータが８ビットであればよく状態情報メモリＩＭ（ｉ、ｊ、ｋ１）のアドレスの大きさは、８×６４×１０の容量が必要となる。従来の場合には、この１０倍のアドレスが必要であった。その他の情報として、複数ｃｈが引込み状態に入った場合の優先付けを行う為に、各ｃｈが引込状態に入っているか否かを示す情報が必要である。番号ｊのｃｈがフレーム引込み状態を示す情報をフレーム同期状態情報メモリＦＦ（ｊ）に記憶することとすると、ｊは６４の大きさとなる。これも情報記憶部５で記憶することにする。
【００３４】
次に、図１のフレーム同期検出回路を構成する直並列変換部１の具体的構成例を図２に示す。この直並列変換部１の具体例は、セレクタ２１、２５、メモリ２２、デコーダ２３及び制御回路２４により構成される。セレクタ２１には、入力データが入力され、その出力はメモリ２２を介して図１のレジスタ２に入力される。また、セレクタ２５には、図１のパルス発生器（ＰＧ）６を介して１／８分周されたクロックが入力される。
【００３５】
セレクタ２１は、２入力１出力の８回路で構成され、３ビットのデコーダ２３で指定されたアドレスのみは入力データを選択し、他はメモリ２２の出力をレジスタ２を介して選択して再度メモリ２２に供給する。制御回路２４は、オクテット番号Ｋの値から下位３ビットを選択しｍｋとしてデコーダ２３に供給する。残りの上位ビットは、Ｋ／８の値として、セレクタ２５へ供給される。
【００３６】
パルス発生器（ＰＧ）６は、入力されるシリアルクロックから３倍のクロックを発生して各種タイミングを発生し、メモリ２２のＲ／Ｗ（読出し／書込み）のタイミング、シリアルクロックの１／８周期のクロック、レジスタ２のクロック等を出力する。
【００３７】
セレクタ２５は、ＰＧ６からの制御信号でメモリ２２のアドレスを切替え制御する。シリアルクロック周期にある３タイムスロットの割り振りは、第１タイムスロットは直並列変換の為のメモリ２２からの読出し、第２スロットはセレクタ２１の出力をメモリ２２へ書込む。第３タイムスロットは、シリアルクロックの１／８周期毎に、連続するオクテット方向の２ワードを読出す。読出された信号は、レジスタ２へ供給される。レジスタ２は、３倍のクロックで動作する。直並列変換部１の出力としては、レジスタ２の出力８ビットと、メモリ２２からの直接出力８ビットの合計１６ビットである。
【００３８】
次に、図３は、図１のフレーム同期検出回路を構成するパターン検出部３の具体的構成図である。このパターン検出部３は、論理回路３１及びデコーダ３２より構成される。論理回路３１は、１６ビット入力のオクテット番号順に並んだブロック並列信号を上から順番に１ビットずつシフトして、各８ビットずつ取出して、各８ビットと８ビットの同期パターンとが一致するかを比較する。パターンが「０」のビットは反転した信号とし、「１」のビットはそのままの信号で、これら８信号を論理積（ＡＮＤ）すれば、入力信号が同期パターンと一致したときには論理積値は「１」となる。一致しなければ「０」となる。位相の異なる８組の比較回路の出力は、エンコーダ３２へ供給される。エンコーダ３２は、８ビットの比較出力の信号を３ビットのオクテット番号の位置を示す位置信号（位相情報）ｎに変換して出力する。不一致の場合の位置信号の値は０とする。また、検索ブロック内での一致の有無を示す１ビットの一致信号ＳＤ（＝１又は０）を出力する。
【００３９】
図４に、図１のフレーム同期検出回路を構成するフレーム検出処理部４の具体的な構成例を示す。このフレーム検出処理部４は、状態判定回路４１とフレームタイミング発生回路４２とにより構成される。状態判定回路４１には、パターン検出部３から位置信号Ｎと一致信号ＳＤが供給される。また、情報記憶部５からは、前のフレームの検出情報として、位置信号Ｎ、同期確立信号ＦＥ、状態信号Ｐｎが読出されて供給される。更にまた、フレーム同期状態信号ＦＦもメモリ（情報記憶部）５から読出されて供給される。これらの入力に基づいて、状態判定回路４１は、図５に示す判定を行い、位置信号Ｎ、同期確立信号ＦＦ、状態信号Ｐｎ及びフレーム同期状態信号ＦＦを出力する。
【００４０】
図５のＰｎの設定は、前方３段後方２段の保護の場合である。引込み状態となる場合のＰｎ値は、同期の検出（ＳＤ＝１）が連続して発生すると、０、１、２と増加する。連続して同期が検出されなければ、引込み状態はリセット（Ｐｎ＝０）される。２回連続して検出され（Ｐｎ＝２）たとき、ＦＥ＝０ならば、同期確立と判定し、ＦＥ＝１及びＰｎ＝３に設定する。同期確立状態から同期外れ（ＳＤ＝０）が発生すると、Ｐｎの値を１ずつ下げる。途中で同期が検出されると（ＳＤ＝１）、Ｐｎ＝３に再設定する。同期外れが３回連続して発生し、Ｐｎ＝０となると、同期確立が崩れたと判定し、ＦＥ＝０、ＦＦ＝０に設定する。フレーム同期状態信号ＦＦ（ｊ）は、各ｃｈに１ビットあり、ｃｈがｊの確立信号ＦＦ（ｉ、ｊ、ｋｘ）が１又は０に変化したとき、ＦＦ（ｊ）を１又は０に書換えが行われる。
【００４１】
フレームタイミング回路４２は、直並列変換部１へ供給されるデータＸ（ｉ、ｊ、ｋ）のアドレスとパターン検出時のアドレス（ｉ、ｊ、ｋ／８）及び位置信号Ｎと同期確立信号ＦＥが供給される。同期確立状態信号ＦＥが「１」となったとき、フレーム同期が確立されたことになり、その位置は、パターン検出時のアドレスが（ｉ、ｊ、ｋｘ）の場合には、入力データＸ（ｉ、ｊ、ｎ＋８＊ｋｘ）に相当するアドレスの場所がフレーム同期の先頭となる。直並列変換処理等で入力されるデータのフレーム位相と検出されたフレーム同期の位置は変換方法に依存してアドレスがずれるので、入力信号に対応したフレームパルスを出すには、両者の差を補正して出力する。
【００４２】
次に、図６及び図７を参照して、本発明のフレーム同期検出回路の第２実施形態例を説明する。図６は全体のブロック図であり、図７は、図６のフレーム同期検出回路を構成する直並列変換部６１の具体的構成（ブロック）図である。
【００４３】
上述した第１実施形態例のフレーム同期検出回路では、メモリ（情報記憶部）への書込みがオクテット順になるように書込む為に、入力データの書込みアドレスと読出しアドレスが異なる関係となるようにして並列データを読出してブロック並列信号を得てフレーム同期検出処理を行った。この技法では、シリアルクロックの１／８周期で均一に処理を行える。しかし、直並列変換処理でメモリへのＲ／Ｗアクセルが合計３回（Ｒ、Ｗ、Ｒの処理）必要となる為に、アクセス時間がシリアルクロック周期の１／３以下である高速メモリが必要であった。そこで、この第２実施形態例では、入力データの書込みアドレスと読出しアドレスを一致するように即ちメモリをシフトレジスタ的に構成して直並列変換を構成するようにして、ブロック並列データを得る為に、メモリのＲとＷのアクセスが２回ですみ、メモリのアクセス時間はシリアルクロックの１／２の速度でよい。これにより、直並列変換部の構成が簡単で、メモリのアクセス時間も大きくてよくなる。Ｒ／Ｗが同時に行えるメモリの場合には、シリアルクロックの周期以下のアクセス速度でよい。
【００４４】
図６に示す如く、この第２実施形態例のフレーム同期検出回路は、直並列変換部６１を除き第１実施形態例のフレーム同期検出回路と同じ構成であるので、同一参照符号を使用する。この直並列変換部６１の具体的構成は、図７に示す如くメモリ７０とレジスタ７１でシフトレジスタを構成する。メモリ７０に入力されるシリアルデータＸ（ｉ、ｊ、ｋ）は、そのまま出力されると共にメモリ７０の上位ビットに供給（入力）され、書込まれる。メモリ７０は、１４ビットであり、各ビットは（ｉ、ｊ）の最大アドレス８×２４＝１９２のアドレス深さを有する。メモリ７０は、シリアルクロックの周期でＲ／Ｗの２つのタイミングで動作を行う。指定されたアドレスに対して、先のタイミングで読出し、次のタイミングでメモリ７０に書込む。メモリ７０の各ビットの出力信号は、レジスタ７１に供給される。レジスタ７１の出力は１ビットずつずらしてメモリ７０の入力ニットに供給する。レジスタ７１の各ビット出力には、各ビット入力から１９２ビット遅れた信号、換言すると１オクテット周期前の信号が出力される。即ち、入力がＸ（ｉ、ｊ、ｋ）のとき、その出力にはＸ（ｉ、ｊ、ｋ−１）の信号が得られる。信号は順次シフトされ、出力にはオクテット番号順に並んだ１５ビットの信号が得られる。
【００４５】
図６及び図７を参照して動作を説明する。直並列変換部６１は、図７に示す如くメモリであり、１５タップのシフトレジスタを構成し、サンプリングクロック毎にそのアドレスを先頭にオクテット方向に並んだ１５ビットの信号を並列出力する。８ビットの周期パターンの場合には、０〜７ビットまで位相シフトして比較するのに１６ビット（２ワード）は必要なく、１５ビットあればよい。パルス発生器（又は制御回路）６’は、シリアルクロック毎に出力される１５ビットの並列信号から所定のタイミングでデータを取込んで同期検出処理が行えるように制御信号を発生する。
【００４６】
レジスタ２は、パルス発生器６’からの制御信号に従って所定のタイミングで例えばオクテット番号が８の整数倍の場合のみ、レジスタにデータを取込みブロック並列信号を得る。レジスタ２の出力には、オクテット番号が８の整数倍を先頭に０〜１４まで１ずつオクテット番号が増加した１５ビットのブロック並列信号が出力される。オクテット番号が８の整数倍の期間には、シリアルデータの周期毎にレジスタ２の取込みが行われ、オクテット番号が８の整数倍でない期間には、データの取込みは行われない。従って、パターン検出部３、フレーム検出処理部４及び情報記憶部５の処理速度は、シリアルクロック周期で検出処理が行えることが必要となる。情報記憶部５のメモリ容量は、オクテット番号が８の整数倍のときのみ処理をして記憶すればよく、１／８の容量でよいこととなる。
【００４７】
このように、第２実施形態例のフレーム同期検出回路によると、パターン検出部３、フレーム検出処理部４及び情報記憶部５の処理速度は上がるが、基本的な処理機能は図１の第１実施形態例の場合と同じである。
【００４８】
図１１に１ｃｈが６４Ｋｂｐｓで、２４ｃｈが多重化された１．５Ｍｂｐｓのシリアルデータのデータ配列におけるブロック並列データのレジスタ２への取込み位置を示す。図中、○印がデータ取込み位置（位相）を示す。
【００４９】
次に、図８に本発明のフレーム同期検出回路の第３実施形態例の構成（ブロック）図を示す。この実施形態例は、図６の第２実施形態例を類似するが、パルス発生器（又は制御回路）６’’が相違する。第２実施形態例にあっては、フレーム同期検出の処理時間がバースト的であったが、第３実施形態例のパルス発生器６’’は、処理時間ができる限り均一にるように、ブロック並列信号の取込み制御を行う。即ち、図１２に示す如く、同一オクテット番号は１／８周期で間引き、オクテット番号が変わるときには１／７に、オクテット番号が８の整数倍であるときは１／１５周期で並列データの取込みを行う。この場合には、処理時間は、シリアルデータの１／７周期の速度があればよく、低速処理が可能である。パルス発生器６’’は、所定タイミングでデータを取込むようにタイミングパルスを出力する。
【００５０】
次に、図９を参照して本発明のフレーム同期検出回路の第４実施形態例を説明する。この実施形態例は、フレーム同期がＨ２２１の場合である。Ｈ２２１のフレームは、２フレームから構成され、偶数フレームと奇数フレームとでフレーム同期のパターンが異なる。
【００５１】
図９のブロック図は、図１の第１実施形態例のブロック図と同様であり、直並列変換部８１、レジスタ８２、パターン検出部８３、フレーム検出処理部８４、情報記憶部８５及びパルス発生器８６より構成される。しかし、直並列変換部８１からは、並列１６ビットの他に１フレーム前の１６ビットを合わせてブロック並列信号として合計３２ビットを出力する。パターン検出部８３は、偶数フレームと奇数フレームのフレーム同期パターンを合わせて行う比較回路（実際には、７ビット＋１ビット＝８ビットの論理積回路）が８組用意され、２フレームの同期を検出する。パルス発生器（制御部）８６は、２フレームのパターン検出を行う為の制御信号を発生する。
【００５２】
偶数フレームの有効同期パターンは７ビット、奇数フレームの有効同期パターンは第２ビット目が「１」となっているので、フレームパターンとして複数個の位置でパターン一致が発生する可能性がある。偶数フレームのパターンに対してビット長が７ビットであるので、最大で２か所（０と７の位相）で一致の検出を行う。フレーム検出処理部８４では、複数検出された場合の処理を以下のように対応する。複数個に対応するように情報記憶部８５を設けると、メモリ容量が増加する為である。
【００５３】
先の例では、情報記憶する判定情報ＩＭは、６ビットであったので、１ワードの中の残りの未使用のビットを用いて対応できるようにする。同時に２か所で検出されたことを示す情報を複数一致情報として１ビット付加する。検出された信号をｄｄ、情報記憶部８５のメモリの記憶情報をＤＤとする。上記表で示した判定に機能追加する。ＤＤはｄｄと前のＤＤ値の積として更新する。ｄｄ＝１の場合のｎの値は、０と７のうち０を優先させてｎ＝０とする。ｄｄ＝０、ＤＤ＝１で、ｎ＝７の場合には、Ｎ＝０を７に置換して判定処理を行う。フレーム同期パターンが２フレーム（複数フレーム）の場合には、判定結果の情報を記憶しておくところは１フレームの範囲でなく、２フレームの範囲必要であり、２倍となる。
【００５４】
本発明のフレーム同期検出回路の第５実施形態例は、図８と同様構成であるが、パルス発生器６’’が相違する。この場合のブロック並列信号の取込み位置を図１３に示す。第４実施形態では、同期パターンが７ビットで検索ブロック８ビットとなっている為に最大２か所で検出が発生した。検索ブロックを同期パターンと同じ７ビット（オクテット番号で７）又はそれ以下のｍビットとすれば、２か所で同期検出されることはなくなる。この場合には、メモリへのアドレス等の制御信号の発生が少し複雑になる。モジュロー「８」の演算は簡単であるが、モジュロー「ｍ」の演算は、ｍ＝２、４、８等の場合以外の例えばｍ＝７の場合には簡単でない。オクテット番号が割り切れない場合、最後の部分は、周期を早めて特殊な処理を行う必要がある。処理を簡単にするには、割り切れる数を用いる。ｍ＝５とすると、８０／５＝１６で割り切れる。ｍ＝５の場合には、情報記憶部のメモリ容量が８／５倍に増加する。しかし、１フレームの１／５でよく、従来の１フレーム必要な方式に比較すると非常に小容量でよい。
【００５５】
次に、図１０を参照して本発明のフレーム同期検出回路の第６実施形態例を説明する。図１０のブロック図は、図１と同様であり、直並列変換部９１、レジスタ９２、パターン検出部９３、フレーム検出処理部９４、情報記憶部９５及びパルス発生器（制御回路）９６を有する。この第６実施形態例は、上述した第４実施形態例で情報記憶部８５のメモリが２フレーム分になるのを改善するものである。第６実施形態例では、フレームパターンが複数フレームで構成される場合に、そのまま比較結果をメモリに蓄えると、複数フレーム分の範囲のメモリ容量を必要とする。そこで、フレームメモリは１フレーム分のままで、記憶する判定情報としてパターン番号情報ＥＥを付加する。読出し判定情報と検出情報と１フレーム目の何フレーム目のパターンに一致したかを示す情報ｅｅとから判定を行う。これにより連続検出されているフレームパターンの番号を示すパターン番号情報ＥＥを得る。
【００５６】
パターン検出部９３は、複数フレームのパターンについて、フレーム番号毎のフレームパターンの一致を回路を並列に設け、フレーム検索ブロックの範囲で各々並列に比較する。一致が検出されたフレームパターン番号ｅｅとシフト数ｎ、複数一致の有無ｄｄ、同期検出の有無ＳＤの検出結果を検出情報としてフレーム検出処理部９４へ供給する。
【００５７】
フレーム検出処理部９４は、これら検出結果の検出情報と情報記憶部９５から読出した判定情報により、フレーム同期検出の判定処理を行って、判定結果を判定情報として出力する。フレームパターン番号情報が設けられ、情報記憶部９５にもパターン番号情報ＥＥとして記憶される。フレームパターンの何番目まで一致検出が行われているかを、この情報ＥＥで情報記憶部９５のメモリに記憶させることにより、情報記憶部９５のメモリ容量は１フレームの範囲の検索ブロック数のアドレス数に抑えることができる。
【００５８】
上述したＥＥは、通常０であり、第１番目のパターンの一致が検出されたときＥＥ＝１に更新して情報記憶部９５に記憶する。連続して検出されない場合には０にリセットする。最後のパターンまで連続して一致が検出されると、複数フレームの全パターン一致が検出されたことになり、複数フレーム同期が検出されたことになる。同期一致検出として状態情報ＥＥ、Ｐｎの処理を行い、更新した値を出力する。ＥＥの値は０に更新して出力する。Ｈ２２１のフレームは２フレームのパターンであるので、パターン番号の表示は１ビットでよい。
【００５９】
この特定実施形態例の場合には、情報記憶部のメモリ容量は、全フレーム記憶すると、オクテット順にワード単位で１／８に複数フレームパターンの番号状態を記憶することにより、２フレームパターンの場合には１／２になり、合計１／１６アドレス容量でよいことになる。Ｈ２２１の場合には、端末の伝送速度はＰ×６４Ｋで設定でき、これを１ｃｈとすると、６４Ｋのｃｈ単位ではフレーム同期がつけられない場合がある。しかし、区別なく６４Ｋの１ｃｈ単位で処理を行えば、ｊのｃｈ数の中でｐ毎に１つのｊのアドレスでフレーム同期引込みが行われる。該当のフレーム同期状態情報ＦＦ（ｊ）が「１」になるので、各端末の伝送速度で判定方法を区別しなくても同期検出が可能である。
【００６０】
ここで、フレーム構成はＨ２２１の場合につき説明したが、これに限定するものではない。Ｈ２２１でフレーム同期ワードが順番に並ぶオクテット周期の意味も、一般的にはフレームパターンが順番に並ぶ周期の意味を示す。
【００６１】
以上、本発明のフレーム同期検出回路の種々の実施形態例の構成及び動作を詳述した。しかし、本発明の要旨を逸脱することなく種々の変形変更が可能であることが当業者には容易に理解できよう。また、本発明は、シリアルデータのフレーム同期検出に幅広く応用できることは明らかである。
【００６２】
【発明の効果】
上述の説明から理解される如く、本発明のフレーム同期検出回路は、次の如き顕著な効果を有する。
【００６３】
先ず、検索ブロック毎に判定情報を情報記憶部に記憶すればよいので、メモリ容量が検索ブロック長分の１に減少できる。その理由は、フレーム同期パターンのビット数を検索ブロックとすると、検索ブロックの範囲では、同期パターンの一致検出は１か所でしか発生しない為である。
【００６４】
次に、複数フレームの同期パターンの場合でも、１フレームの範囲のメモリでよい。その理由は、フレームパターン番号の情報をメモリに記憶することにより、どの状態まで同期パターンを検出しているかを判定できる為である。
【００６５】
また、シフトレジスタ的なシリアルパラレル（直並列）変換の場合でも、ブロック並列信号を得る周期を略均一になるように取込みタイミングを調整することにより、検出処理の時間及びメモリのアクセス時間の余裕を平均で、検索ブロック長倍大きくとることができる。
【図面の簡単な説明】
【図１】本発明のフレーム同期検出回路の第１実施形態例のブロック図である。
【図２】図１のフレーム同期検出回路の直並列変換部の具体的詳細構成例である。
【図３】図１のフレーム同期検出回路のパターン検出部の詳細構成例である。
【図４】図１のフレーム同期検出回路のフレーム検出処理部の具体的詳細構成例である。
【図５】状態判定回路における判定を示す図である。
【図６】本発明のフレーム同期検出回路の第２実施形態例のブロック図である。
【図７】図６のフレーム同期検出回路の直並列変換部の具体的構成例である。
【図８】本発明のフレーム同期検出回路の第３実施形態例のブロック図である。
【図９】本発明のフレーム同期検出回路の第４実施形態例のブロック図である。
【図１０】本発明のフレーム同期検出回路の第６実施形態例のブロック図である。
【図１１】図６のフレーム同期検出回路におけるブロック並列信号の取込みタイミング図である。
【図１２】図８のフレーム同期検出回路におけるブロック並列信号の取込みタイミング図である。
【図１３】本発明の第５実施例におけるブロック並列信号の取込みタイミング図である。
【図１４】フレーム同期パターンと入力データの一致間隔の説明図である。
【図１５】Ｔ１の８Ｋフレームでのｃｈとビット列の説明図である。
【図１６】６４Ｋａｃｈが２４ｃｈ多重化された場合のＨ２２１のフレーム構成図である。
【図１７】従来のフレーム同期検出回路のブロック図である。
【符号の説明】
１、６１、８１、９１ 直並列変換部
２、８２、９２ レジスタ
３、８３、９３ パターン検出部
４、８４、９４ フレーム検出処理部
５、８５、９５ 情報記憶部
６、６’、６’’、８６、９６ パルス発生器（制御回路）

Claims (11)

1. フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する機能を有し、入力シリアルデータに対してオクテット番号周期毎に遅延して、ブロック並列信号のビット幅のタップ数の遅延出力を得る直並列変換部と、
   並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
   前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
   該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
   前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備えることを特徴とするフレーム同期検出回路。
2. フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
   並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
   前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得る機能を有し、フレーム同期パターンが複数のフレームパターンで構成されたデータに対し、複数のフレームパターンにつき比較し、一致が検出されたフレームパターン番号を示す情報を出力するパターン検出部と、
   該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
   前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備えることを特徴とするフレーム同期検出回路。
3. フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
   並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
   前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
   該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
   前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
   前記フレーム同期パターンが複数のフレームパターンで構成される場合に、前記フレームパターンの何番目までが連続して一致検出したかを示すパターン番号情報を、前記判定情報に付加し、１フレーム内の情報記憶で複数フレームにわたる同期パターンの一致を検出することを特徴とするフレーム同期検出回路。
4. フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
   並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
   前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
   該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
   前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
   前記検索ブロックのビット数に比し同期パターンのビット数が少なく、１検索ブロックで複数位置の同期パターンの一致が検出されるとき、複数の一致検出が発生したことを示す複数一致情報を前記判定情報に付加することを特徴とするフレーム同期検出回路。
5. フレーム同期が分散して含まれるシリアルデータを、同期パターンが連続するように直並列変換する直並列変換部と、
   並列信号の連続する複数ビットを検索ブロックとして、該検索ブロックの全位相について同期パターンの一致が比較可能な長さのブロック並列信号を前記並列信号から取込むレジスタと、
   前記ブロック並列信号及び前記同期パターンの一致の有無を前記検索ブロック内で検出し、該検索ブロック毎に一致の有無と一致が検出された位置を示す検出情報を得るパターン検出部と、
   該パターン検出部で得られた検出情報と情報記憶部から読出した１フレーム前の判定情報を用い、フレーム同期引込み判定処理を行い、新たな検索ブロック毎の判定情報を出力するフレーム検出処理部と、
   前記検索ブロック毎の判定情報を１フレーム分記憶する前記情報記憶部とを備え、
   前記検索ブロックの長さを８ビット、前記同期パターンが２フレームの周期で構成され、１フレームの同期部分のビットが７ビットの場合に、前記判定情報は、位置情報に３ビット、同期確立情報に１ビット、状態情報に２ビット、複数一致情報に１ビット、フレームパターン番号情報に１ビットの合計８ビットのワードで前記情報記憶部に記憶することを特徴とするフレーム同期検出回路。
6. 前記直並列変換部は、入力シリアルデータをオクテット番号順となるように並べ替えて書込むメモリを有し、ワード単位でオクテット番号順に読出すことを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。
7. 前記ブロック並列信号の取込み周期が略均一になるように検索ブロックの配置を１フレームのビット配列位置で予め設定し、予め定めたタイミングで取込むことを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。
8. 前記検索ブロックの長さを、同期パターンの長さ以下で１ｃｈの１フレームのオクテック数が割り切れる数に設定することを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。
9. ブロック並列信号から前記検索ブロック内で同期パターンの検出を行う為に複数個の検出回路を備え、並列でパターン一致検出を行うことを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。
10. 前記判定情報として位置情報、同期確立情報及び状態情報を含むことを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。
11. 前記フレーム検出処理部では、複数ｃｈの同期検出を行う場合に、各ｃｈが引込み状態に入っているか否かを示すフレーム同期状態情報をｃｈ毎に設けることを特徴とする請求項１乃至５のいずれかに記載のフレーム同期検出回路。

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