JP3277310B2 - データ多重化装置 - Google Patents
データ多重化装置Info
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- JP3277310B2 JP3277310B2 JP27717395A JP27717395A JP3277310B2 JP 3277310 B2 JP3277310 B2 JP 3277310B2 JP 27717395 A JP27717395 A JP 27717395A JP 27717395 A JP27717395 A JP 27717395A JP 3277310 B2 JP3277310 B2 JP 3277310B2
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Description
【０００１】
【発明の属する技術分野】本発明は、複数系列に並列出
力されるデータをマルチプレクサ回路によって多重化し
てシリアルデータとして出力するデータ多重化装置に関
する。
力されるデータをマルチプレクサ回路によって多重化し
てシリアルデータとして出力するデータ多重化装置に関
する。
【０００２】
【従来の技術】例えば、ディジタル通信回線のようなシ
リアル回線の試験を行なう装置では、予め決められたパ
ターンのシリアルデータを回線の一端側から他端側へ送
出し、他端側で受信したデータの誤り率を測定して、回
線の評価を行なっている。
リアル回線の試験を行なう装置では、予め決められたパ
ターンのシリアルデータを回線の一端側から他端側へ送
出し、他端側で受信したデータの誤り率を測定して、回
線の評価を行なっている。
【０００３】このように予め決められたパターンのデー
タを出力する場合、このパターンデータをメモリに記憶
しておき、このメモリからデータを１ビットずつ順番に
読み出せば済むが、高速なシリアルデータが必要な場合
には、そのシリアルデータの速度と同等の動作速度で読
み出しができる高速なメモリを用いなければならず、例
えば数１００ＭＨｚ／ビットのシリアルデータをメモリ
から１ビットずつ読み出すことは極めて困難である。
タを出力する場合、このパターンデータをメモリに記憶
しておき、このメモリからデータを１ビットずつ順番に
読み出せば済むが、高速なシリアルデータが必要な場合
には、そのシリアルデータの速度と同等の動作速度で読
み出しができる高速なメモリを用いなければならず、例
えば数１００ＭＨｚ／ビットのシリアルデータをメモリ
から１ビットずつ読み出すことは極めて困難である。
【０００４】この問題を解決するために、従来では、図
８に示すように、Ｎ系列（Ｎは複数）にデータを出力す
るメモリ１1 〜１N と、各メモリの動作速度より高速な
Ｎ：１のマルチプレクサ回路２を用いて、複数系列のデ
ータを時分割多重化して出力するデータ多重化装置が利
用されている。
８に示すように、Ｎ系列（Ｎは複数）にデータを出力す
るメモリ１1 〜１N と、各メモリの動作速度より高速な
Ｎ：１のマルチプレクサ回路２を用いて、複数系列のデ
ータを時分割多重化して出力するデータ多重化装置が利
用されている。
【０００５】このデータ多重化装置で、例えば、系列数
Ｎの整数倍（Ｎ・Ｍ）のビット長で１パターンが形成さ
れるデータＤ〔１〕〜Ｄ〔Ｎ・Ｍ〕を１ビット当りＴ時
間の速度で出力する場合には、予めメモリ１1 にデータ
Ｄ〔１〕、Ｄ〔Ｎ＋１〕、…、Ｄ〔Ｍ（Ｎ−１）＋
１〕、メモリ１2 にはデータＤ〔２〕、Ｄ〔Ｎ＋２〕、
…、Ｄ〔Ｍ（Ｎ−１）＋２〕というように、Ｎビットお
きのデータに分けて各メモリ１1 〜１N に記憶してお
き、各メモリ１1 〜１N に対する読み出しアドレスを、
マルチプレクサ回路２の１系列当りのデータ選択時間Ｔ
のＮ倍の周期で歩進させる。
Ｎの整数倍（Ｎ・Ｍ）のビット長で１パターンが形成さ
れるデータＤ〔１〕〜Ｄ〔Ｎ・Ｍ〕を１ビット当りＴ時
間の速度で出力する場合には、予めメモリ１1 にデータ
Ｄ〔１〕、Ｄ〔Ｎ＋１〕、…、Ｄ〔Ｍ（Ｎ−１）＋
１〕、メモリ１2 にはデータＤ〔２〕、Ｄ〔Ｎ＋２〕、
…、Ｄ〔Ｍ（Ｎ−１）＋２〕というように、Ｎビットお
きのデータに分けて各メモリ１1 〜１N に記憶してお
き、各メモリ１1 〜１N に対する読み出しアドレスを、
マルチプレクサ回路２の１系列当りのデータ選択時間Ｔ
のＮ倍の周期で歩進させる。
【０００６】これによって、各メモリ１1 〜１N から
は、図９の（ａ）に示すように、Ｄ〔１〕〜Ｄ〔Ｎ〕、
Ｄ〔Ｎ＋１〕〜Ｄ〔２・Ｎ〕、Ｄ〔２・Ｎ＋１〕〜Ｄ
〔３・Ｎ〕という順にＮビットの並列データがＮ・Ｔ時
間ずつマルチプレクサ回路２へ出力され、マルチプレク
サ回路２からは、図９の（ｂ）に示すように、データＤ
〔１〕〜Ｄ〔Ｎ・Ｍ〕まで連続したパターンデータが出
力される。
は、図９の（ａ）に示すように、Ｄ〔１〕〜Ｄ〔Ｎ〕、
Ｄ〔Ｎ＋１〕〜Ｄ〔２・Ｎ〕、Ｄ〔２・Ｎ＋１〕〜Ｄ
〔３・Ｎ〕という順にＮビットの並列データがＮ・Ｔ時
間ずつマルチプレクサ回路２へ出力され、マルチプレク
サ回路２からは、図９の（ｂ）に示すように、データＤ
〔１〕〜Ｄ〔Ｎ・Ｍ〕まで連続したパターンデータが出
力される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のデータ多重化装置では、出力できる１パタ
ーンのビット長が、系列数Ｎの整数倍のときには不都合
はないが、系列数Ｎの整数倍でないビット長のデータを
出力しようとするとき、特に、ビット長がＮの整数倍よ
り僅かに大きいような場合に不都合が生じる。
ような従来のデータ多重化装置では、出力できる１パタ
ーンのビット長が、系列数Ｎの整数倍のときには不都合
はないが、系列数Ｎの整数倍でないビット長のデータを
出力しようとするとき、特に、ビット長がＮの整数倍よ
り僅かに大きいような場合に不都合が生じる。
【０００８】例えば、Ｄ〔１〕〜Ｄ〔Ｎ・Ｍ＋１〕まで
の（Ｎ・Ｍ＋１）ビット長のパターンを出力する場合、
Ｄ〔１〕〜Ｄ〔Ｎ・Ｍ〕までＭ組のＮビット並列のデー
タをＮ・Ｔ時間周期でメモリから読み出した後に、Ｄ
〔Ｎ・Ｍ＋１〕ビット目のデータを含むＮビット並列の
データをＴ時間出力するという動作を繰り返さなければ
ならない。
の（Ｎ・Ｍ＋１）ビット長のパターンを出力する場合、
Ｄ〔１〕〜Ｄ〔Ｎ・Ｍ〕までＭ組のＮビット並列のデー
タをＮ・Ｔ時間周期でメモリから読み出した後に、Ｄ
〔Ｎ・Ｍ＋１〕ビット目のデータを含むＮビット並列の
データをＴ時間出力するという動作を繰り返さなければ
ならない。
【０００９】しかし、これではメモリ１1 がマルチプレ
クサ回路２の動作速度と同等の動作速度を有していなけ
ればならず、このような高速なメモリがあるならば、マ
ルチプレクサ回路で多重化する意味がなくなってしま
う。
クサ回路２の動作速度と同等の動作速度を有していなけ
ればならず、このような高速なメモリがあるならば、マ
ルチプレクサ回路で多重化する意味がなくなってしま
う。
【００１０】この問題を解決するために、系列数Ｎの整
数倍でないビット長Ｋのパターンを出力する方法とし
て、系列数Ｎとビット長Ｋの最小公倍数分のデータを予
めメモリに分けて記憶しておく方法も考えられる。
数倍でないビット長Ｋのパターンを出力する方法とし
て、系列数Ｎとビット長Ｋの最小公倍数分のデータを予
めメモリに分けて記憶しておく方法も考えられる。
【００１１】例えば、系列数Ｎが８で出力しようとする
１パターンのビット長が１２９の場合、その最小公倍数
は８×１２９（＝１０３２）であるから、メモリ１1 〜
１8に、Ｄ〔１〕〜Ｄ〔１２９〕までの１２９ビットが
８回連続する１０３２ビットのパターンデータを記憶し
ておき、これを８ビット単位に順番に読み出す。
１パターンのビット長が１２９の場合、その最小公倍数
は８×１２９（＝１０３２）であるから、メモリ１1 〜
１8に、Ｄ〔１〕〜Ｄ〔１２９〕までの１２９ビットが
８回連続する１０３２ビットのパターンデータを記憶し
ておき、これを８ビット単位に順番に読み出す。
【００１２】しかしながら、このように系列数Ｎと出力
しようとするパターンのビット長Ｋの最小公倍数分のデ
ータをメモリに記憶する方法では、このデータをメモリ
にセットするために非常に長い時間が必要となり、ま
た、必要とする１パターンのビット長に比べて非常に多
くのメモリ容量が必要になってしまうという問題があっ
た。
しようとするパターンのビット長Ｋの最小公倍数分のデ
ータをメモリに記憶する方法では、このデータをメモリ
にセットするために非常に長い時間が必要となり、ま
た、必要とする１パターンのビット長に比べて非常に多
くのメモリ容量が必要になってしまうという問題があっ
た。
【００１３】本発明は、この問題を解決し、少ないメモ
リ容量で多重化の系列数に限定されないビット長のデー
タを出力できるデータ多重化装置を提供することを目的
としている。
リ容量で多重化の系列数に限定されないビット長のデー
タを出力できるデータ多重化装置を提供することを目的
としている。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明のデータ多重化装置は、記憶されているデー
タをＮビット単位（Ｎは複数）でＮ系列に読み出しでき
るメモリ（１１1 〜１１N ）と、前記メモリからＮ系列
に読み出される並列データを、ラッチ信号を受ける毎に
にラッチし、該ラッチした並列データをＮ系列に出力す
るラッチ回路（１４1 〜１４N ）と、前記ラッチ回路で
並列データがラッチされる毎に、該ラッチされた並列デ
ータを、所定系列から１系列当りＴ時間ずつ所定順に選
択して出力するＮ：１のマルチプレクサ回路（１２）
と、前記マルチプレクサ回路から出力しようとするパタ
ーンデータのビット長Ｋを指定するビット長指定手段
（１５）と、前記ビット長指定手段によって系列数Ｎの
Ｍ倍（Ｍは整数）に等しいビット長Ｋが指定されたとき
には、前記メモリに記憶されているデータをＮビット１
組として所定組から順にＮ・Ｔ時間周期で読み出すとい
う動作をＫ・Ｔ時間周期で繰り返し、前記ビット長指定
手段によって系列数ＮのＭ倍に整数Ａ（０＜Ａ＜Ｎ）を
加えた値に等しいビット長Ｋが指定されたときには、前
記メモリに記憶されているデータをＮビット１組として
所定組から順にＮ・Ｔ時間周期でＭ組まで読み出し、該
Ｍ組目のデータを読み出してから後の（Ｎ＋Ａ）・Ｔ期
間をＮ・Ｔ／２以上の２期間に分けるタイミングにＭ＋
１組目のデータを読み出すという動作を、Ｋ・Ｔ時間周
期で繰り返す読出制御手段（１６、１７）と、前記ビッ
ト長指定手段によって系列数ＮのＭ倍（Ｍは整数）に等
しいビット長Ｋが指定されたときにはＮ・Ｔ時間周期で
前記ラッチ回路にラッチ信号を出力し、前記ビット長指
定手段によって系列数ＮのＭ倍に整数Ａ（０＜Ａ＜Ｎ）
を加えた値に等しいビット長Ｋが指定されたときには、
前記読出制御手段による前記所定組からＭ組目までのデ
ータ読み出しタイミングと同期させて前記ラッチ回路に
ラッチ信号をＭ回出力し、該Ｍ回目のラッチ信号を出力
してから後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ期間とＮ・Ｔ
期間とに分けるタイミングにＭ＋１回目のラッチ信号を
出力するという動作を、Ｋ・Ｔ時間周期で繰り返すラッ
チ制御手段（１８）とを備えている。
に、本発明のデータ多重化装置は、記憶されているデー
タをＮビット単位（Ｎは複数）でＮ系列に読み出しでき
るメモリ（１１1 〜１１N ）と、前記メモリからＮ系列
に読み出される並列データを、ラッチ信号を受ける毎に
にラッチし、該ラッチした並列データをＮ系列に出力す
るラッチ回路（１４1 〜１４N ）と、前記ラッチ回路で
並列データがラッチされる毎に、該ラッチされた並列デ
ータを、所定系列から１系列当りＴ時間ずつ所定順に選
択して出力するＮ：１のマルチプレクサ回路（１２）
と、前記マルチプレクサ回路から出力しようとするパタ
ーンデータのビット長Ｋを指定するビット長指定手段
（１５）と、前記ビット長指定手段によって系列数Ｎの
Ｍ倍（Ｍは整数）に等しいビット長Ｋが指定されたとき
には、前記メモリに記憶されているデータをＮビット１
組として所定組から順にＮ・Ｔ時間周期で読み出すとい
う動作をＫ・Ｔ時間周期で繰り返し、前記ビット長指定
手段によって系列数ＮのＭ倍に整数Ａ（０＜Ａ＜Ｎ）を
加えた値に等しいビット長Ｋが指定されたときには、前
記メモリに記憶されているデータをＮビット１組として
所定組から順にＮ・Ｔ時間周期でＭ組まで読み出し、該
Ｍ組目のデータを読み出してから後の（Ｎ＋Ａ）・Ｔ期
間をＮ・Ｔ／２以上の２期間に分けるタイミングにＭ＋
１組目のデータを読み出すという動作を、Ｋ・Ｔ時間周
期で繰り返す読出制御手段（１６、１７）と、前記ビッ
ト長指定手段によって系列数ＮのＭ倍（Ｍは整数）に等
しいビット長Ｋが指定されたときにはＮ・Ｔ時間周期で
前記ラッチ回路にラッチ信号を出力し、前記ビット長指
定手段によって系列数ＮのＭ倍に整数Ａ（０＜Ａ＜Ｎ）
を加えた値に等しいビット長Ｋが指定されたときには、
前記読出制御手段による前記所定組からＭ組目までのデ
ータ読み出しタイミングと同期させて前記ラッチ回路に
ラッチ信号をＭ回出力し、該Ｍ回目のラッチ信号を出力
してから後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ期間とＮ・Ｔ
期間とに分けるタイミングにＭ＋１回目のラッチ信号を
出力するという動作を、Ｋ・Ｔ時間周期で繰り返すラッ
チ制御手段（１８）とを備えている。
【００１５】このように構成したため、本発明のデータ
多重化装置では、指定されたビット長Ｋが系列数Ｎの整
数（Ｍ）倍のときには、メモリに記憶されているデータ
がＮビットを１組として所定組から順にＮ・Ｔ時間周期
でＭ組まで読み出されるという動作がＫ・Ｔ時間周期で
繰り返されるとともに、読み出された並列データは、こ
のデータの読み出しと同一周期のラッチ信号によってラ
ッチ回路にラッチされるので、マルチプレクサ回路から
はＮ・Ｍビット長のパターンデータが１ビット当りＴ時
間の速度で繰り返し出力される。
多重化装置では、指定されたビット長Ｋが系列数Ｎの整
数（Ｍ）倍のときには、メモリに記憶されているデータ
がＮビットを１組として所定組から順にＮ・Ｔ時間周期
でＭ組まで読み出されるという動作がＫ・Ｔ時間周期で
繰り返されるとともに、読み出された並列データは、こ
のデータの読み出しと同一周期のラッチ信号によってラ
ッチ回路にラッチされるので、マルチプレクサ回路から
はＮ・Ｍビット長のパターンデータが１ビット当りＴ時
間の速度で繰り返し出力される。
【００１６】また、指定されたビット長Ｋが系列数Ｎの
整数（Ｍ）倍よりＡだけ多いときには、メモリに記憶さ
れているデータがＮビット１組として所定組から順にＮ
・Ｔ時間周期でＭ組まで読み出され、このＭ組目のデー
タを読み出してから後の（Ｎ＋Ａ）・Ｔ期間をＮ・Ｔ／
２以上の２期間に分けるタイミングにＭ＋１組目のデー
タが読み出されるという動作がＫ・Ｔ時間周期で繰り返
されるとともに、この所定組からＭ組目までのデータ読
み出しタイミングと同期させてラッチ回路がラッチ動作
をＭ回行い、このＭ回目のラッチ動作が行なわれてから
後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ期間とＮ・Ｔ期間とに
分けるタイミングにさらに１回ラッチ動作が行なわれる
いう動作がＫ・Ｔ時間周期で繰り返されるので、マルチ
プレクサ回路からは、指定されたビット長Ｋのパターン
データが１ビット当りＴ時間の速度で繰り返し出力され
る。
整数（Ｍ）倍よりＡだけ多いときには、メモリに記憶さ
れているデータがＮビット１組として所定組から順にＮ
・Ｔ時間周期でＭ組まで読み出され、このＭ組目のデー
タを読み出してから後の（Ｎ＋Ａ）・Ｔ期間をＮ・Ｔ／
２以上の２期間に分けるタイミングにＭ＋１組目のデー
タが読み出されるという動作がＫ・Ｔ時間周期で繰り返
されるとともに、この所定組からＭ組目までのデータ読
み出しタイミングと同期させてラッチ回路がラッチ動作
をＭ回行い、このＭ回目のラッチ動作が行なわれてから
後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ期間とＮ・Ｔ期間とに
分けるタイミングにさらに１回ラッチ動作が行なわれる
いう動作がＫ・Ｔ時間周期で繰り返されるので、マルチ
プレクサ回路からは、指定されたビット長Ｋのパターン
データが１ビット当りＴ時間の速度で繰り返し出力され
る。
【００１７】
【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、一実施形態のデータ多重
化装置の構成を示している。
実施形態を説明する。図１は、一実施形態のデータ多重
化装置の構成を示している。
【００１８】図１に示すように、このデータ多重化装置
は、Ｎ組のメモリ１１1 〜１１N 、Ｎ：１のマルチプレ
クサ回路１２、第１のラッチ回路１３1 〜１３N 、第２
のラッチ回路１４1 〜１４N 、ビット長指定回路１５、
アドレスカウンタ１６、読出制御回路１７およびラッチ
制御回路１８を備えている。
は、Ｎ組のメモリ１１1 〜１１N 、Ｎ：１のマルチプレ
クサ回路１２、第１のラッチ回路１３1 〜１３N 、第２
のラッチ回路１４1 〜１４N 、ビット長指定回路１５、
アドレスカウンタ１６、読出制御回路１７およびラッチ
制御回路１８を備えている。
【００１９】Ｎ組のメモリ１１1 〜１１N は、データの
読み書きが可能なＲＡＭであって、予めデータ書込み手
段（図示せず）によって書き込まれたデータＤのうち、
アドレスカウンタ１６からのアドレス信号によって指定
されたアドレスのデータをそれぞれ１ビットずつ出力し
て、全体としてＮビットのデータをＮ系列に出力する。
読み書きが可能なＲＡＭであって、予めデータ書込み手
段（図示せず）によって書き込まれたデータＤのうち、
アドレスカウンタ１６からのアドレス信号によって指定
されたアドレスのデータをそれぞれ１ビットずつ出力し
て、全体としてＮビットのデータをＮ系列に出力する。
【００２０】第１のラッチ回路１３1 〜１３N は、各メ
モリ１１1 〜１１N からＮ系列に出力される並列データ
を、読出制御回路１７から出力される読出信号Ｒに同期
してラッチし、ラッチしたデータを第２のラッチ回路１
４1 〜１４N へＮ系列に出力する。この第１のラッチ回
路１３1 〜１３N は、各メモリ１１1 〜１１N のデータ
出力タイミングのバラツキを防止するためのものであ
る。
モリ１１1 〜１１N からＮ系列に出力される並列データ
を、読出制御回路１７から出力される読出信号Ｒに同期
してラッチし、ラッチしたデータを第２のラッチ回路１
４1 〜１４N へＮ系列に出力する。この第１のラッチ回
路１３1 〜１３N は、各メモリ１１1 〜１１N のデータ
出力タイミングのバラツキを防止するためのものであ
る。
【００２１】第２のラッチ回路１４1 〜１４N は、この
実施形態のラッチ回路を形成するものであり、第１のラ
ッチ回路１３1 〜１３N からＮ系列に出力される並列デ
ータを、ラッチ制御回路１８から出力されるラッチ信号
Ｌに同期してラッチし、ラッチしたデータをＮ系列にマ
ルチプレクサ回路１２へ出力する。
実施形態のラッチ回路を形成するものであり、第１のラ
ッチ回路１３1 〜１３N からＮ系列に出力される並列デ
ータを、ラッチ制御回路１８から出力されるラッチ信号
Ｌに同期してラッチし、ラッチしたデータをＮ系列にマ
ルチプレクサ回路１２へ出力する。
【００２２】マルチプレクサ回路１２は、第２のラッチ
回路１４1 〜１４N で並列データがラッチされる毎に、
そのラッチされた並列データを、所定系列から順に（こ
の場合第２のラッチ回路１４1 の出力データから順
に）、１系列当りＴ時間ずつ選択して出力する。なお、
時間Ｔはクロック信号Ｃの周期であり、このクロック信
号はマルチプレクサ回路１２から出力されるシリアルデ
ータの速度を決定する極めて高速（例えば数１００ＭＨ
ｚ）な信号である。
回路１４1 〜１４N で並列データがラッチされる毎に、
そのラッチされた並列データを、所定系列から順に（こ
の場合第２のラッチ回路１４1 の出力データから順
に）、１系列当りＴ時間ずつ選択して出力する。なお、
時間Ｔはクロック信号Ｃの周期であり、このクロック信
号はマルチプレクサ回路１２から出力されるシリアルデ
ータの速度を決定する極めて高速（例えば数１００ＭＨ
ｚ）な信号である。
【００２３】ビット長指定回路１５は、マルチプレクサ
回路１２から出力しようとする一連のパターンデータの
ビット長Ｋを指定するための回路である。
回路１２から出力しようとする一連のパターンデータの
ビット長Ｋを指定するための回路である。
【００２４】アドレスカウンタ１６は、後述する読出制
御回路１７とともにこの実施形態の読出制御手段を構成
するものであり、読出制御回路１７から出力される読出
信号Ｒを計数し、その計数値をアドレス信号ＡＤとして
メモリ１１1 〜１１N へ出力する。
御回路１７とともにこの実施形態の読出制御手段を構成
するものであり、読出制御回路１７から出力される読出
信号Ｒを計数し、その計数値をアドレス信号ＡＤとして
メモリ１１1 〜１１N へ出力する。
【００２５】読出制御回路１７は、ビット長指定回路１
５で指定されたビット長Ｋが系列数Ｎの整数倍か否かに
よって読出信号の発生タイミングを変えている。
５で指定されたビット長Ｋが系列数Ｎの整数倍か否かに
よって読出信号の発生タイミングを変えている。
【００２６】即ち、指定されたビット長Ｋが系列数Ｎの
整数（Ｍ）倍のときには、図２の（ａ）に示すクロック
信号Ｃに対して、同図の（ｂ）に示すように、Ｎ・Ｔ時
間周期でＲ1 〜ＲM まで読出信号をＭ回出力するという
動作をＫ・Ｔ時間周期で繰り返す。
整数（Ｍ）倍のときには、図２の（ａ）に示すクロック
信号Ｃに対して、同図の（ｂ）に示すように、Ｎ・Ｔ時
間周期でＲ1 〜ＲM まで読出信号をＭ回出力するという
動作をＫ・Ｔ時間周期で繰り返す。
【００２７】また、指定されたビット長Ｋが系列数Ｎの
整数（Ｍ）倍に整数Ａ（０＜Ａ＜Ｎ）を加えた値に等し
い場合には、図２の（ｃ）に示すように、Ｎ・Ｔ時間周
期でＲ1 〜ＲM まで読出信号をＭ回出力し、このＭ回目
の読出信号ＲM を出力してから後の（Ｎ＋Ａ）・Ｔ期間
をＮ・Ｔ／２以上の２期間Ｔａ、Ｔｂに分けるタイミン
グにＭ＋１回目の読出信号ＲP を出力するという動作
を、Ｋ・Ｔ時間周期で繰り返す。なお、この読出信号の
最短周期はＮ・Ｔ／２以上であるので、各メモリ１1 〜
１N の動作速度はこの期間に対応したものであればよ
い。また、アドレスカウンタ１６は、最初の読出信号Ｒ
1 を受けたときにアドレス信号が初期値ＳＤ1 となるよ
うに設定されている。
整数（Ｍ）倍に整数Ａ（０＜Ａ＜Ｎ）を加えた値に等し
い場合には、図２の（ｃ）に示すように、Ｎ・Ｔ時間周
期でＲ1 〜ＲM まで読出信号をＭ回出力し、このＭ回目
の読出信号ＲM を出力してから後の（Ｎ＋Ａ）・Ｔ期間
をＮ・Ｔ／２以上の２期間Ｔａ、Ｔｂに分けるタイミン
グにＭ＋１回目の読出信号ＲP を出力するという動作
を、Ｋ・Ｔ時間周期で繰り返す。なお、この読出信号の
最短周期はＮ・Ｔ／２以上であるので、各メモリ１1 〜
１N の動作速度はこの期間に対応したものであればよ
い。また、アドレスカウンタ１６は、最初の読出信号Ｒ
1 を受けたときにアドレス信号が初期値ＳＤ1 となるよ
うに設定されている。
【００２８】一方、ラッチ制御回路１８も読出制御回路
１７と同様に、ビット長指定回路１６で指定されたビッ
ト長Ｋが系列数Ｎの整数倍か否かによってラッチ信号の
発生タイミングを変えている。
１７と同様に、ビット長指定回路１６で指定されたビッ
ト長Ｋが系列数Ｎの整数倍か否かによってラッチ信号の
発生タイミングを変えている。
【００２９】即ち、指定されたビット長Ｋが系列数Ｎの
整数（Ｍ）倍のときには、図２の（ｄ）に示すように、
Ｍ回目までの読出信号Ｒ1 〜ＲM に同期したラッチ信号
をＬ1 〜ＬM までＭ回出力するという動作をＫ・Ｔ時間
周期で繰り返す。
整数（Ｍ）倍のときには、図２の（ｄ）に示すように、
Ｍ回目までの読出信号Ｒ1 〜ＲM に同期したラッチ信号
をＬ1 〜ＬM までＭ回出力するという動作をＫ・Ｔ時間
周期で繰り返す。
【００３０】また、指定されたビット長Ｋが系列数Ｎの
整数（Ｍ）倍に整数Ａを加えた値に等しい場合には、図
２の（ｅ）に示すように、Ｍ回目までの読出信号Ｒ1 〜
ＲMに同期したラッチ信号をＬ1 〜ＬM までＭ回出力
し、このＭ回目のラッチ信号を出力した後の（Ｎ＋Ａ）
・Ｔ期間を、Ａ・Ｔ時間とＮ・Ｔ時間との２期間Ｔｃ、
Ｔｄに分けるタイミングにＭ＋１回目のラッチ信号ＬP
を出力する、という動作をＫ・Ｔ時間周期で繰り返す。
整数（Ｍ）倍に整数Ａを加えた値に等しい場合には、図
２の（ｅ）に示すように、Ｍ回目までの読出信号Ｒ1 〜
ＲMに同期したラッチ信号をＬ1 〜ＬM までＭ回出力
し、このＭ回目のラッチ信号を出力した後の（Ｎ＋Ａ）
・Ｔ期間を、Ａ・Ｔ時間とＮ・Ｔ時間との２期間Ｔｃ、
Ｔｄに分けるタイミングにＭ＋１回目のラッチ信号ＬP
を出力する、という動作をＫ・Ｔ時間周期で繰り返す。
【００３１】次に、上記構成のデータ多重化装置の動作
について説明するが、ここでは、系列数Ｎが８で、指定
されたビット長Ｋが１２８ビット（系列数Ｎの１６倍）
の場合と、１２９ビット（系列数Ｎの２倍に１を加えた
値）の場合とについて説明する。
について説明するが、ここでは、系列数Ｎが８で、指定
されたビット長Ｋが１２８ビット（系列数Ｎの１６倍）
の場合と、１２９ビット（系列数Ｎの２倍に１を加えた
値）の場合とについて説明する。
【００３２】指定されたビット長Ｋが１２８ビットの場
合には、予め図３に示すように、出力しようとするデー
タＤ〔１〕〜Ｄ〔１２８〕を、８ビット毎に分けてメモ
リ１１1 〜１１8 のアドレスＡＤ1 〜ＡＤ16に記憶して
おく。
合には、予め図３に示すように、出力しようとするデー
タＤ〔１〕〜Ｄ〔１２８〕を、８ビット毎に分けてメモ
リ１１1 〜１１8 のアドレスＡＤ1 〜ＡＤ16に記憶して
おく。
【００３３】そして、読出制御回路１７は、図４の
（ａ）に示すように、８・Ｔ時間周期で１６回（Ｍ回）
の読出信号Ｒ1 〜Ｒ16を出力するという動作を繰り返
す。この読出信号を受けたアドレスカウンタ１６は、最
初の読出信号Ｒ1 を受けたときアドレスＡＤ1 を出力
し、以後読出信号を受ける毎にアドレスを歩進させる。
（ａ）に示すように、８・Ｔ時間周期で１６回（Ｍ回）
の読出信号Ｒ1 〜Ｒ16を出力するという動作を繰り返
す。この読出信号を受けたアドレスカウンタ１６は、最
初の読出信号Ｒ1 を受けたときアドレスＡＤ1 を出力
し、以後読出信号を受ける毎にアドレスを歩進させる。
【００３４】したがって、メモリ１１1 〜１１8 から
は、図４の（ｂ）に示すように、Ｄ〔１〕〜Ｄ〔１２
８〕までの１６組の８ビットデータが８・Ｔ時間ずつ順
番に出力される。
は、図４の（ｂ）に示すように、Ｄ〔１〕〜Ｄ〔１２
８〕までの１６組の８ビットデータが８・Ｔ時間ずつ順
番に出力される。
【００３５】この８ビットデータは、読出信号に同期し
て第１のラッチ回路１３1 〜１３8でラッチされ、図５
の（ｃ）に示すように８・Ｔ時間遅れて出力される。
て第１のラッチ回路１３1 〜１３8でラッチされ、図５
の（ｃ）に示すように８・Ｔ時間遅れて出力される。
【００３６】また、第１のラッチ回路１３1 〜１３8 の
ラッチ出力は、図４の（ｄ）のように、読出信号Ｒ1 〜
Ｒ16と同期したラッチ信号Ｌ1 〜Ｌ16によって第２のラ
ッチ回路１４1 〜１４8 でラッチされ、図４の（ｅ）の
ようにさらに８・Ｔ時間遅れてマルチプレクサ回路１２
に入力されることになる。
ラッチ出力は、図４の（ｄ）のように、読出信号Ｒ1 〜
Ｒ16と同期したラッチ信号Ｌ1 〜Ｌ16によって第２のラ
ッチ回路１４1 〜１４8 でラッチされ、図４の（ｅ）の
ようにさらに８・Ｔ時間遅れてマルチプレクサ回路１２
に入力されることになる。
【００３７】したがって、マルチプレクサ回路１２から
は、図４の（ｆ）に示すように、Ｄ〔１〕〜Ｄ〔１２
８〕まで連続した１２８ビット長のパターンデータが、
１ビット当りＴ時間の速度で繰り返し出力される。
は、図４の（ｆ）に示すように、Ｄ〔１〕〜Ｄ〔１２
８〕まで連続した１２８ビット長のパターンデータが、
１ビット当りＴ時間の速度で繰り返し出力される。
【００３８】また、指定されたビット長Ｋが１２９ビッ
トの場合には、予め図５に示すように、出力しようとす
るデータＤ〔１〕〜Ｄ〔１２９〕のうち、データＤ
〔１〕〜Ｄ〔１２８〕までのデータを、８ビット毎に分
けてメモリ１１1 〜１１8 のアドレスＡＤ15〜ＡＤ17お
よびＡＤ1 〜ＡＤ13に記憶し、１２９ビット目のデータ
Ｄ〔１２９〕をメモリ１１1 のアドレスＡＤ14に記憶し
ておく。なお、データＤ〔１３０〕〜Ｄ〔１３６〕は無
効データである。
トの場合には、予め図５に示すように、出力しようとす
るデータＤ〔１〕〜Ｄ〔１２９〕のうち、データＤ
〔１〕〜Ｄ〔１２８〕までのデータを、８ビット毎に分
けてメモリ１１1 〜１１8 のアドレスＡＤ15〜ＡＤ17お
よびＡＤ1 〜ＡＤ13に記憶し、１２９ビット目のデータ
Ｄ〔１２９〕をメモリ１１1 のアドレスＡＤ14に記憶し
ておく。なお、データＤ〔１３０〕〜Ｄ〔１３６〕は無
効データである。
【００３９】そして、読出制御回路１７は、図６の
（ａ）に示すように、読出信号をＲ1 〜Ｒ16まで８・Ｔ
時間周期で１６回出力し、その後の（８＋１）・Ｔ期間
を例えば５・Ｔ時間と４・Ｔ時間の２期間Ｔａ、Ｔｂと
に分けるタイミングに１７回目の読出信号ＲP を出力す
るという動作を１２９・Ｔ時間周期で繰り返す。アドレ
スカウンタ１６は、最初の読出信号Ｒ1 を受けたときア
ドレスＡＤ1 を出力し、以後読出信号を受ける毎にアド
レスを歩進させる。
（ａ）に示すように、読出信号をＲ1 〜Ｒ16まで８・Ｔ
時間周期で１６回出力し、その後の（８＋１）・Ｔ期間
を例えば５・Ｔ時間と４・Ｔ時間の２期間Ｔａ、Ｔｂと
に分けるタイミングに１７回目の読出信号ＲP を出力す
るという動作を１２９・Ｔ時間周期で繰り返す。アドレ
スカウンタ１６は、最初の読出信号Ｒ1 を受けたときア
ドレスＡＤ1 を出力し、以後読出信号を受ける毎にアド
レスを歩進させる。
【００４０】したがって、各メモリ１１1 〜１１8 から
は、図６の（ｂ）に示すように、Ｄ〔２５〕〜Ｄ〔８〕
までの１５組の８ビットデータが８・Ｔ時間間隔に出力
され、その後にＤ
は、図６の（ｂ）に示すように、Ｄ〔２５〕〜Ｄ〔８〕
までの１５組の８ビットデータが８・Ｔ時間間隔に出力
され、その後にＤ
〔９〕〜Ｄ〔１６〕までの１組の８ビ
ットデータが４・Ｔ時間出力され、さらに、続いてＤ
〔１７〕〜Ｄ〔２４〕までの１組の８ビットデータが５
・Ｔ時間出力される、という動作が繰り返される。
ットデータが４・Ｔ時間出力され、さらに、続いてＤ
〔１７〕〜Ｄ〔２４〕までの１組の８ビットデータが５
・Ｔ時間出力される、という動作が繰り返される。
【００４１】また、この読出信号は、第１のラッチ回路
１３1 〜１３8 にラッチ信号として入力されているの
で、第１のラッチ回路１３1 〜１３N からは、図６の
（ｃ）に示すように、同図の（ｂ）のデータに対して、
読出信号１個分遅れたデータが出力される。即ち、第１
のラッチ回路１３1 〜１３8 は、Ｄ〔１７〕〜Ｄ〔１３
６〕までの１５組の８ビットデータを８・Ｔ時間ずつ順
番に出力した後に、Ｄ〔１〕〜Ｄ〔８〕までの１組の８
ビットデータを４・Ｔ時間出力し、その後にＤ
１３1 〜１３8 にラッチ信号として入力されているの
で、第１のラッチ回路１３1 〜１３N からは、図６の
（ｃ）に示すように、同図の（ｂ）のデータに対して、
読出信号１個分遅れたデータが出力される。即ち、第１
のラッチ回路１３1 〜１３8 は、Ｄ〔１７〕〜Ｄ〔１３
６〕までの１５組の８ビットデータを８・Ｔ時間ずつ順
番に出力した後に、Ｄ〔１〕〜Ｄ〔８〕までの１組の８
ビットデータを４・Ｔ時間出力し、その後にＤ
〔９〕〜
Ｄ〔１６〕までの１組の８ビットデータを５・Ｔ時間出
力するという動作を１２９・Ｔ時間周期で繰り返す。
Ｄ〔１６〕までの１組の８ビットデータを５・Ｔ時間出
力するという動作を１２９・Ｔ時間周期で繰り返す。
【００４２】一方、ラッチ制御回路１８は、図６の
（ｄ）に示すように、読出信号Ｒ1 〜Ｒ16と同期したラ
ッチ信号Ｌ1 〜Ｌ16を出力してからその後の（８＋１）
・Ｔ期間をＴ時間と８・Ｔ時間とに分けるタイミングに
ラッチ信号ＬP を出力するという動作を、１２９・Ｔ時
間周期で繰り返す。
（ｄ）に示すように、読出信号Ｒ1 〜Ｒ16と同期したラ
ッチ信号Ｌ1 〜Ｌ16を出力してからその後の（８＋１）
・Ｔ期間をＴ時間と８・Ｔ時間とに分けるタイミングに
ラッチ信号ＬP を出力するという動作を、１２９・Ｔ時
間周期で繰り返す。
【００４３】したがって、第２のラッチ回路１４1 〜１
４8 は、図６の（ｅ）に示すように、ラッチ信号ＬP が
発生してからラッチ信号Ｌ16が発生するまでの１２８・
Ｔ時間にデータＤ〔１〕〜Ｄ〔１２８〕までの１６組の
８ビットデータを出力し、ラッチ信号Ｌ16からラッチ信
号ＬP が発生するまでのＴ時間に１組のデータＤ〔１２
９〕〜Ｄ〔１３６〕出力するという動作を繰り返す。
４8 は、図６の（ｅ）に示すように、ラッチ信号ＬP が
発生してからラッチ信号Ｌ16が発生するまでの１２８・
Ｔ時間にデータＤ〔１〕〜Ｄ〔１２８〕までの１６組の
８ビットデータを出力し、ラッチ信号Ｌ16からラッチ信
号ＬP が発生するまでのＴ時間に１組のデータＤ〔１２
９〕〜Ｄ〔１３６〕出力するという動作を繰り返す。
【００４４】このため、８：１のマルチプレクサ回路１
２からは、図６の（ｆ）に示すように、データＤ〔１〕
〜Ｄ〔１２９〕まで連続する１２９ビットのパターンデ
ータが１ビット当りＴ時間の速度で繰り返し出力され
る。
２からは、図６の（ｆ）に示すように、データＤ〔１〕
〜Ｄ〔１２９〕まで連続する１２９ビットのパターンデ
ータが１ビット当りＴ時間の速度で繰り返し出力され
る。
【００４５】このように、マルチプレクサ回路１２が同
一系列から連続してデータを選択するような最も条件の
悪い場合でも、メモリに対するデータの読出間隔は、マ
ルチプレクサ回路１２のデータ選択周期Ｔに比べて格段
に遅くすることができる。
一系列から連続してデータを選択するような最も条件の
悪い場合でも、メモリに対するデータの読出間隔は、マ
ルチプレクサ回路１２のデータ選択周期Ｔに比べて格段
に遅くすることができる。
【００４６】また、メモリには、出力しようとするパタ
ーンの１回分のデータを記憶しておけばよいので、必要
なパターンのビット長Ｋと系列数Ｎの最小公倍数分のデ
ータを記憶する方法に比べてメモリ容量が遙かに少なく
て済み、しかも、メモリへのデータ記憶に要する時間も
大幅に節約することができる。
ーンの１回分のデータを記憶しておけばよいので、必要
なパターンのビット長Ｋと系列数Ｎの最小公倍数分のデ
ータを記憶する方法に比べてメモリ容量が遙かに少なく
て済み、しかも、メモリへのデータ記憶に要する時間も
大幅に節約することができる。
【００４７】また、メモリに対するデータの読出周期が
Ｎ・Ｔ／２以上となるようにしているから、メモリ自体
に要求される動作速度はＮ・Ｔ／２時間周期のアクセス
に対応できるものであればよく、格段に高速なものであ
る必要がない。例えば、系列数Ｎが８でマルチプレクサ
回路１２のデータ選択周期Ｔが５ｎＳ（２００ＭＨｚ）
としたとき、Ｎ・Ｔ／２は２０ｎＳとなり、この程度の
速度は現在の技術では格別高速のものとは言えず、十分
に実現できる。
Ｎ・Ｔ／２以上となるようにしているから、メモリ自体
に要求される動作速度はＮ・Ｔ／２時間周期のアクセス
に対応できるものであればよく、格段に高速なものであ
る必要がない。例えば、系列数Ｎが８でマルチプレクサ
回路１２のデータ選択周期Ｔが５ｎＳ（２００ＭＨｚ）
としたとき、Ｎ・Ｔ／２は２０ｎＳとなり、この程度の
速度は現在の技術では格別高速のものとは言えず、十分
に実現できる。
【００４８】なお、図６は、指定されたビット長Ｋが系
列数Ｎの整数倍より１だけ多い（Ａ＝１）場合の動作を
説明したものであったが、Ａの値が２以上で（Ｎ−１）
以下の場合には、Ｍ回目のラッチ信号（Ｌ16）が発生し
てからＭ＋１回目のラッチ信号（ＬP ）が発生するまで
の時間がＡ・Ｔ時間に延びるだけで他の動作は図６と同
様であるので、マルチプレクサ回路１２からは（Ｎ・Ｍ
＋Ａ）ビット長のパターンデータが繰り返し出力される
ことになり、出力するパターンのビット長を１ビット間
隔で任意に指定することができる。
列数Ｎの整数倍より１だけ多い（Ａ＝１）場合の動作を
説明したものであったが、Ａの値が２以上で（Ｎ−１）
以下の場合には、Ｍ回目のラッチ信号（Ｌ16）が発生し
てからＭ＋１回目のラッチ信号（ＬP ）が発生するまで
の時間がＡ・Ｔ時間に延びるだけで他の動作は図６と同
様であるので、マルチプレクサ回路１２からは（Ｎ・Ｍ
＋Ａ）ビット長のパターンデータが繰り返し出力される
ことになり、出力するパターンのビット長を１ビット間
隔で任意に指定することができる。
【００４９】また、系列数Ｎより少ないビット長のパタ
ーンデータを出力させる場合（Ｍが０の場合）には、出
力しようとするＫビットのデータがメモリから常に出力
されている状態に保持しておき、Ａ・Ｔ時間周期で読出
信号とラッチ信号を同期出力すれば、ビット長Ｋのパタ
ーンを出力することができる。
ーンデータを出力させる場合（Ｍが０の場合）には、出
力しようとするＫビットのデータがメモリから常に出力
されている状態に保持しておき、Ａ・Ｔ時間周期で読出
信号とラッチ信号を同期出力すれば、ビット長Ｋのパタ
ーンを出力することができる。
【００５０】
【他の実施の形態】前記実施形態では、メモリから出力
されたデータを第１のラッチ回路１３1 〜１３N で一旦
ラッチし、そのラッチ出力をラッチ信号によって第２の
ラッチ回路１４1 〜１４N でラッチしてＮ：１のマルチ
プレクサ回路１２へ出力するようにしていたが、図７に
示すように、第１のラッチ回路１３1 〜１３N を省略し
てもよい。この場合には、アドレスカウンタ１６の初期
設定を１アドレス分遅らせるようにしておけばよい。
されたデータを第１のラッチ回路１３1 〜１３N で一旦
ラッチし、そのラッチ出力をラッチ信号によって第２の
ラッチ回路１４1 〜１４N でラッチしてＮ：１のマルチ
プレクサ回路１２へ出力するようにしていたが、図７に
示すように、第１のラッチ回路１３1 〜１３N を省略し
てもよい。この場合には、アドレスカウンタ１６の初期
設定を１アドレス分遅らせるようにしておけばよい。
【００５１】例えば、前述したように、系列数Ｎが８で
ビット長Ｋが１２９の場合、読出信号Ｒ1 を受けたアド
レスカウンタ１６がアドレスＡＤ17を出力し、読出信号
Ｒ2を受けたアドレスカウンタ１６がアドレスＡＤ1 を
出力し、…、読出信号ＲP を受けたアドレスカウンタ１
６がアドレスＡＤ16を出力するように設定しておけば、
メモリ１１1 〜１１8 からは、前記図６の（ｃ）で示し
た第１のラッチ回路１３1 〜１３8 と同一のタイミング
で同一データが出力され、マルチプレクサ回路１２から
Ｄ〔１〕〜Ｄ〔１２９〕まで連続するパターンデータを
出力することができる。
ビット長Ｋが１２９の場合、読出信号Ｒ1 を受けたアド
レスカウンタ１６がアドレスＡＤ17を出力し、読出信号
Ｒ2を受けたアドレスカウンタ１６がアドレスＡＤ1 を
出力し、…、読出信号ＲP を受けたアドレスカウンタ１
６がアドレスＡＤ16を出力するように設定しておけば、
メモリ１１1 〜１１8 からは、前記図６の（ｃ）で示し
た第１のラッチ回路１３1 〜１３8 と同一のタイミング
で同一データが出力され、マルチプレクサ回路１２から
Ｄ〔１〕〜Ｄ〔１２９〕まで連続するパターンデータを
出力することができる。
【００５２】
【発明の効果】以上説明したように、本発明のデータ多
重化装置は、メモリとＮ：１のマルチプレクサ回路との
間にラッチ回路を設けて、系列数Ｎの整数（Ｍ）倍に整
数Ａ（０＜Ａ＜Ｎ）を加えた値に等しいビット長Ｋが指
定されたときに、メモリに記憶されているデータをＮビ
ット１組として所定組から順にＮ・Ｔ時間周期でＭ組ま
で読み出し、このＭ組目のデータを読み出してから後の
（Ｎ＋Ａ）・Ｔ期間をＮ・Ｔ／２以上の２期間に分ける
タイミングにＭ＋１組目のデータを読み出すという動作
をＫ・Ｔ時間周期で繰り返すとともに、この所定組から
Ｍ組目までのデータ読み出しタイミングと同期させてラ
ッチ回路にラッチ信号をＭ回出力し、このＭ回目のラッ
チ信号を出力してから後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ
期間とＮ・Ｔ期間とに分けるタイミングにＭ＋１回目の
ラッチ信号を出力するという動作をＫ・Ｔ時間周期で繰
り返すように構成されている。
重化装置は、メモリとＮ：１のマルチプレクサ回路との
間にラッチ回路を設けて、系列数Ｎの整数（Ｍ）倍に整
数Ａ（０＜Ａ＜Ｎ）を加えた値に等しいビット長Ｋが指
定されたときに、メモリに記憶されているデータをＮビ
ット１組として所定組から順にＮ・Ｔ時間周期でＭ組ま
で読み出し、このＭ組目のデータを読み出してから後の
（Ｎ＋Ａ）・Ｔ期間をＮ・Ｔ／２以上の２期間に分ける
タイミングにＭ＋１組目のデータを読み出すという動作
をＫ・Ｔ時間周期で繰り返すとともに、この所定組から
Ｍ組目までのデータ読み出しタイミングと同期させてラ
ッチ回路にラッチ信号をＭ回出力し、このＭ回目のラッ
チ信号を出力してから後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ
期間とＮ・Ｔ期間とに分けるタイミングにＭ＋１回目の
ラッチ信号を出力するという動作をＫ・Ｔ時間周期で繰
り返すように構成されている。
【００５３】このため、系列数Ｎに限定されずに任意の
ビット長Ｋのパターンデータを出力させることができ、
しかも、メモリには、指定されたビット長分のデータの
みを記憶しておけばよいので、メモリの容量が少なくて
済み、また、そのメモリへのデータ書込みの時間も短く
て済む。
ビット長Ｋのパターンデータを出力させることができ、
しかも、メモリには、指定されたビット長分のデータの
みを記憶しておけばよいので、メモリの容量が少なくて
済み、また、そのメモリへのデータ書込みの時間も短く
て済む。
【図１】本発明の一実施形態の構成を示すブロック図
【図２】一実施形態の指定されたビット長に対する読出
信号とラッチ信号の出力タイミングの違いを示すタイミ
ング図
信号とラッチ信号の出力タイミングの違いを示すタイミ
ング図
【図３】一実施形態のメモリに記憶したデータの例を示
す図
す図
【図４】系列数Ｎの整数倍のビット長のパターンを出力
するときのタイミング図
するときのタイミング図
【図５】一実施形態のメモリに記憶したデータの例を示
す図
す図
【図６】系列数Ｎの整数倍でないビット長のパターンを
出力するときのタイミング図
出力するときのタイミング図
【図７】本発明の他の実施形態の構成を示すブロック図
【図８】従来装置の構成を示すブロック図
【図９】従来装置の動作を示すタイミング図
１１1 〜１１N メモリ １２ マルチプレクサ回路 １４1 〜１４N 第２のラッチ回路 １５ ビット長指定回路 １６ アドレスカウンタ １７ 読出制御回路 １８ ラッチ制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 G06F 5/00 G06F 12/02 550
Claims (1)
- 【請求項１】記憶されているデータをＮビット単位（Ｎ
は複数）でＮ系列に読み出しできるメモリ（１１1 〜１
１N ）と、 前記メモリからＮ系列に読み出される並列データを、ラ
ッチ信号を受ける毎ににラッチし、該ラッチした並列デ
ータをＮ系列に出力するラッチ回路（１４1 〜１４N ）
と、 前記ラッチ回路で並列データがラッチされる毎に、該ラ
ッチされた並列データを、所定系列から１系列当りＴ時
間ずつ所定順に選択して出力するＮ：１のマルチプレク
サ回路（１２）と、 前記マルチプレクサ回路から出力しようとするパターン
データのビット長Ｋを指定するビット長指定手段（１
５）と、 前記ビット長指定手段によって系列数ＮのＭ倍（Ｍは整
数）に等しいビット長Ｋが指定されたときには、前記メ
モリに記憶されているデータをＮビット１組として所定
組から順にＮ・Ｔ時間周期で読み出すという動作をＫ・
Ｔ時間周期で繰り返し、前記ビット長指定手段によって
系列数ＮのＭ倍に整数Ａ（０＜Ａ＜Ｎ）を加えた値に等
しいビット長Ｋが指定されたときには、前記メモリに記
憶されているデータをＮビット１組として所定組から順
にＮ・Ｔ時間周期でＭ組まで読み出し、該Ｍ組目のデー
タを読み出してから後の（Ｎ＋Ａ）・Ｔ期間をＮ・Ｔ／
２以上の２期間に分けるタイミングにＭ＋１組目のデー
タを読み出すという動作を、Ｋ・Ｔ時間周期で繰り返す
読出制御手段（１６、１７）と、 前記ビット長指定手段によって系列数ＮのＭ倍（Ｍは整
数）に等しいビット長Ｋが指定されたときにはＮ・Ｔ時
間周期で前記ラッチ回路にラッチ信号を出力し、前記ビ
ット長指定手段によって系列数ＮのＭ倍に整数Ａ（０＜
Ａ＜Ｎ）を加えた値に等しいビット長Ｋが指定されたと
きには、前記読出制御手段による前記所定組からＭ組目
までのデータ読み出しタイミングと同期させて前記ラッ
チ回路にラッチ信号をＭ回出力し、該Ｍ回目のラッチ信
号を出力してから後の（Ｎ＋Ａ）・Ｔ期間をＡ・Ｔ期間
とＮ・Ｔ期間とに分けるタイミングにＭ＋１回目のラッ
チ信号を出力するという動作を、Ｋ・Ｔ時間周期で繰り
返すラッチ制御手段（１８）とを備えたデータ多重化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27717395A JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27717395A JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998143A JPH0998143A (ja) | 1997-04-08 |
| JP3277310B2 true JP3277310B2 (ja) | 2002-04-22 |
Family
ID=17579834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27717395A Expired - Fee Related JP3277310B2 (ja) | 1995-09-29 | 1995-09-29 | データ多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277310B2 (ja) |
-
1995
- 1995-09-29 JP JP27717395A patent/JP3277310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998143A (ja) | 1997-04-08 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R250 | Receipt of annual fees |
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