JP2635857B2

JP2635857B2 - フレーム同期検出装置

Info

Publication number: JP2635857B2
Application number: JP3178717A
Authority: JP
Inventors: 孝之小林; 和由正村
Original assignee: GURAFUITSUKUSU KOMYUNIKEESHON TEKUNOROJIIZU KK
Current assignee: GURAFUITSUKUSU KOMYUNIKEESHON TEKUNOROJIIZU KK
Priority date: 1991-06-24
Filing date: 1991-06-24
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH04373339A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＳＤＮ等のディジタ
ル通信における、受信側でのフレーム同期検出装置に関
する。

【０００２】

【従来の技術】ＩＳＤＮでは、６４０ビットを１フレー
ムとし、このフレーム単位にデータを伝送するやり方を
とる。１フレーム内の横方向１ラインは８ビット構成で
あり、縦方向の大きさは８０ライン長である。このライ
ン番号は、オクテット番号（＃１〜＃８０）と称せられ
ている。１フレームの大きさは、８０オクテット×８ビ
ットとなる。

【０００３】図５には、１フレームに関するデータ構成
例を示す。図で、横方向８ビットを１単位としてオクテ
ット番号（＃１〜＃８０）を付している。更に、＃１〜
＃８のビット番号について、８ビット目に付加したのが
フレーム同期信号ＦＡＳである。その他に、ＢＡＳ（ビ
ット割付信号）、ＥＣＳ（暗号化制御信号）もこの８ビ
ット目に付加してあるが、フレームの同期化には直接に
関係しない。

【０００４】フレーム同期信号ＦＡＳは、チャンネル内
のデータのフレーム同期化をはかるために付加した信号
であり、ここで同期化とは、偶数フレーム及び奇数フレ
ームのレベルでの同期化を云う。図６はビット番号＃１
〜＃８の８ビット目に付加した信号ＦＡＳの実例を示す
図である。図で連続フレームとは、連続する２つのフレ
ームのことであり、フレーム番号でみれば、必ず偶数と
奇数とのフレーム番号となる。この２つの連続する偶
数、奇数のフレームの中で、フレーム同期信号は、互い
に異なった形態をとる。即ち、偶数フレームでのＦＡＳ
では、第２オクテットから第８オクテットまでについて
の７ビットのデータ“００１１０１１”で同期データを
表現し、奇数フレームでのＦＡＳでは、第２オクテット
のみについてのデータ“１”で同期データを表現する。
この８ビットより成る同期データを図６では、フレーム
同期ワードＦＡＷと称している。受信側ではこうしたＦ
ＡＷをみて、フレームの同期化をはかる。尚、図６で、
Ａ、Ｅ、Ｃ１〜Ｃ４はフレーム同期には直接関係しない
故に、説明は省略する。

【０００５】以上のフレーム同期化の前提として、フレ
ーム同期信号ＦＡＳの検出が不可欠である。ＣＣＩＴＴ
勧告である規格Ｈ・２１１の場合、３つの連続するフレ
ーム（偶数フレーム＋奇数フレーム＋偶数フレーム）の
ＦＡＳ部のフレーム同期ワードＦＡＷを基準として、該
基準フレーム同期ワードパターン（００１１０１１−１
−００１１０１１）を受信データの中から見つけ出した
時、この基準と同じ順序の（偶数フレーム＋奇数フレー
ム＋偶数フレーム）なる３つのフレームが受信されたと
している。これが同期信号の検出である。図７にこの例
を示す。図７は、連続する３つのフレームについてのＦ
ＡＷの配置関係を示す図である。偶数フレーム＃ｉで
は、８ビット位置で且つ第２オクテットから第８オクテ
ットの位置にＦＡＷ＝００１１０１１が存在することが
わかる。奇数フレーム＃（ｉ＋１）では、８ビット位置
で第２オクテット位置にＦＡＷ＝１が存在することがわ
かる。偶数フレーム＃（ｉ＋２）では＃ｉと同じく８ビ
ット位置で且つ第２オクテットから第８オクテットの位
置にＦＡＷ＝００１１０１１が存在することがわかる。
尚、この連続する３フレーム分の１５ビットＦＡＷパタ
ーンの検出には、＃ｉフレームにあっては第１オクテッ
トの先頭７ビット分及び＃（ｉ＋２）フレームにあって
は第９オクテット以降の分は不要である。そこで、図７
に示すような大きさとなっている。

【０００６】この１５ビットＦＡＷパターンの検出のた
めには、従来、図８に示すような１３２９ビットのシフ
トレジスタＳＲを用いていた。ここで、１３２９ビット
とは図７に示す３フレーム中の規定容量（６２５ビット
＋６４０ビット＋６４ビット）に相当する。シフトレジ
スタＳＲへは、１ビット単位に入力データが入力してお
り、これがクロック信号によって順次１ビット単位に右
シフトするようになっている。シフトレジスタＳＲで
は、* 印に示したような箇所にＦＡＷの１５ビット基準
パターンが現れたときに、図７の如き３つのフレームが
入力したことになる。そこで、シフトレジスタＳＲでは
１ビット右シフト毎に新たな１３２９ビットが現れるた
め、この１ビット毎に、外部から図８の* 印位置の１５
ビットを監視し、１５ビット基準パターンか否かをみ
る。１５ビット基準パターンが出現すれば、それは丁
度、図７の如き状態が現れたことになり、フレームの同
期検出が出来たことになる。

【０００７】

【発明が解決しようとする課題】シフトレジスタＳＲを
使った場合、１３２９ビットという大容量のものを使う
ことになる。シフトレジスタの代わりに、ＲＡＭを使え
ば価額も安いが、１３２９ビット以上の容量を必要とし
ている点、及び１ビットのデータ入力に対して１回のデ
ータ書き込みと１４回のデータ読みだしが必要となり、
実際上高速ＲＡＭを使わねばならず、価額は高くなる。

【０００８】本発明の目的は、シフトレジスタとＲＡＭ
とを互いに有効に組み合わせて同期検出を行うフレーム
同期検出装置を提供することになる。

【０００９】

【課題を解決するための手段】本発明は、ワード単位の
データ構成をとり所定ビット位置にＦＡＷ用のデータを
持つフレームに関して、連続するフレーム上の一連のＦ
ＡＷ用のデータを検出するフレーム同期検出装置におい
て、送信されてくるフレーム上のデータを１ワード単位
にラッチする第１のラッチレジスタと、該第１のレジス
タの１ワード単位のラッチデータを順次格納するＲＡＭ
と、上記レジスタの１ワード単位のラッチデータを順次
取り込みシフトする１ワード単位区分の第１のシフトレ
ジスタと、上記ＲＡＭの最先書き込みの１ワードデータ
をラッチする第２のラッチレジスタと、上記ＲＡＭの最
先書き込みのデータを順次取り込みシフトする１ワード
単位区分の第２のシフトレジスタと、上記第１、第２の
ラッチレジスタと第１、第２のシフトレジスタとの同一
ビット位置のデータが、連続フレーム上の一連のＦＡＷ
データを形成しているか否かを監視検出する検出手段
と、より成る（請求項１）。

【００１０】

【作用】本発明によれば、第１、第２のラッチレジスタ
と第１、第２のシフトレジスタの同一ビットのデータ
が、連続するフレーム（例えば偶数番目→奇数番目→偶
数番目の３フレーム）上の一連のＦＡＷ用のデータにな
ることがあり、該データになった時点をもって同期検出
がなされる。

【００１１】

【実施例】図１は本発明のフレーム同期検出装置の実施
例図である。図２は、そのタイムチャートである。各構
成要素の機能動作は以下の通りである。ここで１ワード
は８ビットであり、これは１オクテットである。シフト
レジスタＳＲ１…入力データＤＡＴＡに同期したクロッ
クＣＬＫにより、１ビット単位に入力してくる入力デー
タＤＡＴＡを順次シフトする８ビットシフトレジスタで
ある。８ビットとはオクテットの単位の８ビットを云
う。このシフトレジスタＳＲ１はシリ／パラ変換器とし
て働く。ラッチレジスタＬＴ１…シフトレジスタＳＲ１
の８ビットデータをラッチ信号ＬＤのタイミングでラッ
チする８ビットラッチレジスタである。

【００１２】メモリＲＡＭ…１６０×８ビット容量のＲ
ＡＭである。シフトレジスタＳＲ２…６×８ビット容量
のシフトレジスタであり、８ビット単位に区分された６
個のシフトレジスタ素子より成る。アドレス発生器ＡＤ
Ｇ…クロックＣＬＫとラッチ信号とから、ＲＡＭのアド
レスＡＤＲ、及び書き込み／読み出し制御信号ＷＲを発
生し、ＲＡＭを制御する。アドレスＡＤＲは、１書き込
み／読み出しサイクル区間で、アドレス（ｎ−ｋ）とア
ドレスｎとの２つを発生する。この２つのアドレスは、
一方が書き込みアドレスであり、他方が、読み出しアド
レスである。即ち、ＲＡＭのアクセスは、ＲＡＭへの書
き込み前に、ＲＡＭからの読み出しは２回行われ、１つ
は奇数フレーム＃（ｉ＋１）のオクテット番号２の読み
出し、もう１つは、偶数フレーム＃ｉのオクテット番号
８の読み出しです。読み出しアドレスは、書き込みアド
レスがｎの場合、最初がｎ−８６、次がｎである（即ち
ｋ＝８６。これは６８８／８から得られる値である）。

【００１３】ラッチレジスタＬＴ２…ラッチ信号ＬＣＫ
１のタイミングでＲＡＭから読み出した８ビットデータ
のラッチを行う８ビットレジスタである。この読み出す
８ビットデータとは、ＲＡＭへ書き込んだ最先の８ビッ
トデータである。シフトレジスタＳＲ３…８×７ビット
の容量を持つシフトレジスタであり、８ビット単位に区
分された７個のシフトレジスタ素子より成る。検出器Ｄ
ＥＴ…ＬＴ１，ＳＲ２，ＳＲ３，ＬＴ２の８ビット目位
置のデータをシフト更新毎に監視して、偶数番目→奇数
番目→偶数番目の３連続フレーム上の一連のＦＡＭ用の
データ（図８の* 印のデータパターン）の検出を行う。

【００１４】以上の構成でのシフトレジスタＳＲ２の実
施例を図３、シフトレジスタＳＲ３の実施例を図４に示
す。図３のシフトレジスタＳＲ２は、８ビットＤ−ＦＦ
形の６個のシフトレジスタ素子２、３、４、５、６、７
より成り、クロックＬＤにより入力データｂを８ビット
毎にシフトする６ワードのシフトレジスタである。図４
のシフトレジスタＳＲ３は、８ビットＤ−ＦＦ形の７個
のシフトレジスタＳ素子１０、１１、１２、１３、１
４、１５、１６より成り、クロックＬＣＫ２により入力
データＣを８ビット毎にシフトする７ワードのシフトレ
ジスタである。

【００１５】以上の本実施例によれば、入力データＤＡ
ＴＡは、クロックＣＬＫのタイミングでＳＲＩで８ビッ
トの並列データ化され、ラッチレジスタＬＴ１がこれを
ラッチ信号ＬＤでラッチする。このラッチ値は、ＲＡＭ
及びＳＲ２に送られ、ＲＡＭではアドレス発生器ＡＤＧ
の指示に従って所定のアドレスにそのデータを格納し、
ＳＲ２では信号ＬＤに従ってラッチすると共に８ビット
単位のシフトを次々に行う。一方、ＲＡＭに格納ずみの
最先格納の８ビットデータは、クロックＬＣＫ１のタイ
ミングでラッチレジスタＬＴ２にラッチされると共に、
シフトレジスタＳＲ３に送られる。シフトレジスタＳＲ
３は送られてくるデータをクロックＬＣＫ２でラッチす
ると共に８ビット単位のシフトを次々に行う。

【００１６】かくして、ＬＴ１、ＳＲ２、ＳＲ３、ＬＴ
２の８ビット目位置には、連続する３フレームである偶
数番目→奇数番目→偶数番目のフレームの一連のＦＡＷ
用のデータが出現可能になる。そこで、検出器ＤＥＴ
は、上記一連のＦＡＷ用のデータがシフト更新中に出現
するか否かを監視し続け、一連のＦＡＷ用のデータが現
れればこれを検出する。かくして、図８の如き* 印のＦ
ＡＷ用のデータパターンが検出され、同期ワードの検出
が行われたことになる。

【００１７】即ち、本実施例では、ＤＥＴには、ＬＴ１
からの８ビットデータｂ及びＳＲ２の６個の８ビットデ
ータｄ並びにＳＲ３の７個の８ビットデータｅ、更にＬ
Ｔ２からの８ビットデータｆが入力し、ＤＥＴは、デー
タｂ、ｄ、ｅ、ｆの先頭１ビット毎に、ＦＡＷのパター
ン（１１０１１００−１−１１０１１００）になってい
るか否かチェックする。そして、ＦＡＷのパターンに一
致すれば（即ち図７の右端のパターンに示すＦＡＷのパ
ターンに一致すれば）、その時にＦＡＷが出現したこと
が検出できる。

【００１８】そこで、３つのフレーム（ｉ＋２、ｉ＋
１、ｉ）でのある任意のタイミング時には、図７の右端
のＦＡＷのパターンが出現する。これはＬＴ１、ＳＲ
２、ＳＲ３、ＬＴ２が信号ＬＤ、ＬＣＫ１、ＬＣＫ２、
ＬＤによるタイミング制御を受けて出力ｂ、ｄ、ｅ、ｆ
を出すことによって、得られるものである。＃（ｉ＋
２）での７ビット（１１０１１００）は最新のフレーム
＃（ｉ＋２）のものであるから、ＬＴ１からのＤＥＴへ
の入力とＳＲ２からの入力との合計７ビットが相当し、
１フレーム前の＃（ｉ＋１）についての２オクテットの
１ビット（１）はＬＴ２からのＤＥＴへの入力の１ビッ
トｆが相当し、２フレーム前の＃ｉについての７ビット
（１１０１１００）はＳＲ３からのＤＥＴへの入力ｅが
相当する。また、ＳＲ２、ＳＲ３は６個、７個のＳＲよ
り成り、それらは上から下へ順次シフトされることはシ
フトレジスタの性質上明らかである。そして図７の如き
ＦＡＷのパターンが出現したときには、フレーム（ｉ＋
２）は、最新偶数フレーム、（ｉ＋１）はそれより１つ
前の奇数フレーム、ｉは更にそれより１つ前の偶数フレ
ームとなる。以上の前提のもとに、図１の動作を説明す
る。

【００１９】ラッチレジスタＬＴ１は、絶えず、最新の
８ビットデータｂをパラ出力する。この出力は、メモリ
ＲＡＭ及びＳＲ２へ送られる。ＲＡＭは２フレーム容量
（１６０バイト）を持ち、最新の８ビットデータｂ及
び、この最新の直前から数えて連続する過去の１５９バ
イト分の８ビットデータｂ（両者で１６０バイトとな
る）を、最新の８ビットデータｂを更新しながら格納す
る。即ち、ＲＡＭには、絶えず最新の８ビットデータと
それに続く過去の１５９バイトとの、合計１６０バイト
のデータが格納される。更にＲＡＭは、最新の８ビット
データｂを書き込む直前に８６バイト前（これは図７で
はフレーム＃（ｉ＋１）での２オクテットのビット位置
に相当）のデータと１６０バイト前のデータを読み出
す。これがデータｃである。かかるＲＡＭの書き込みと
読み出しとのタイミング及びアドレス管理はアドレス発
生器ＡＤＧが行う。

【００２０】ＳＲ２は、最新の８ビットデータｂとそれ
に続く過去５個の８ビットデータｂとの、合計６個の８
ビットデータｂを、図の上から下への順に格納する。そ
して最新の８ビットデータｂが入力する毎に、ＳＲ２内
の６個のレジスタの８ビットデータｂが順次、下位のレ
ジスタへシフトされる。このシフト管理は信号ＬＤが行
う。

【００２１】ＳＲ３は、ＲＡＭから読み出される１６０
バイト前の８ビットデータｃとそれに続く過去６個の、
合計７個の８ビットデータｃを、図の上から下への順に
格納する。そして最新読み出しの８ビットデータｃが入
力する毎に、ＳＲ３内の７個のレジスタの８ビットデー
タｃが順次、下位のレジスタへシフトされる。このシフ
ト管理は信号ＬＣＫ２が行う。

【００２２】ＬＴ２は、８６バイト前の８ビットデータ
ｃをラッチするが、このラッチタイミング制御はＬＣＫ
１が行う。

【００２３】ここで図７を参照して図１の、検出器ＤＥ
Ｔからみてのデータｂ、ｄ、ｅ、ｆについて説明する。（１）、ＤＥＴに入力するデータｂ（図１のレジスタＬ
Ｔ１からＤＥＴへのバス系路に乗るデータのこと）…最
新に入力してくる最新８ビットデータｂ（これをｄ、
ｅ、ｆの説明のためにｂ₁と表記）である。（２）、ＤＥＴに入力するデータｄ…これは、最新８ビ
ットデータｂ₁ に続く、過去６個分の８ビットデータ
（これをｂ₁₁〜ｂ₁₆と表記）である。データｂ₁、ｂ₁₁
〜ｂ₁₆は最新のフレーム＃（ｉ＋２）のデータである。

【００２４】（３）、ＤＥＴに入力するデータｅ…これ
は１６０バイト前のデータとして読み出された、最新読
み出し８ビットデータとそれに続く過去６個分との、合
計７個の８ビットデータｃ（これをｃ₁〜ｃ₇と表記）で
ある。データｃ₁〜ｃ₇は最新のフレーム＃（ｉ＋２）よ
りも２つ前のフレーム＃ｉのデータである。最新８ビッ
トデータｂ₁との位相関係（タイミング関係）は以下の
通りである。（イ）、データｃ₁ …データｂ₁よりも２フレーム前の
８ビットデータである。（ロ）、データｃ₂ …データｃ₁の直前の８ビットデー
タである。（ハ）、データｃ₃ …データｃ₂の直前の８ビットデー
タである。（ニ）、データｃ₄ …データｃ₃の直前の８ビットデー
タである。（ホ）、データｃ₅ …データｃ₄の直前の８ビットデー
タである。（ヘ）、データｃ₆ …データｃ₅の直前の８ビットデー
タである。（ト）、データｃ₇ …データｃ₆の直前の８ビットデー
タである。（４）、ＤＥＴに入力するデータｆ…これは最新のフレ
ーム＃（ｉ＋２）よりも１つ前のフレームの＃（ｉ＋
１）のデータであって、その位置は第２オクテット位置
である。

【００２５】検出器ＤＥＴは、データｂ（即ちｂ₁）、
ｄ（即ちｄ₁₁〜ｄ₁₆ ）、ｅ（即ちデータｃ₁〜ｃ₇）、
ｆについて、同一ビット位置のデータをチェックする。
そして、最新データｂ₁が更新され、ビット位置が更新
される中で、各同一ビット位置のデータがｂ₁＝１、ｂ
₁₁〜ｂ₁₆＝１０１１００、ｆ＝１、ｃ₁〜ｃ₇＝１１０１
１００に一致すれば、ＦＡＷが出現したことになり、Ｆ
ＡＷの検出がなされることになる。この状態が図７の状
態であり、＃（ｉ＋２）が最新偶数フレーム、＃（ｉ＋
１）がその直前の奇数フレーム、＃ｉが更にこの直前の
偶数フレームとなっている。

【００２６】本実施例では連続するフレームの一連のＦ
ＡＷの検出例を示したが、連続するフレームの数は任意
であっても適用できる。この場合シフトレジスタＳＲ３
をフレームの数に応じて適当に増減することにより、ま
たＲＡＭの容量をフレームに合わせて増減することによ
り、可能となる。また本実施例ではＣＣＩＴＴ勧告Ｈ・
２２１によるフレーム構成を例としたが２次元以上の構
造のフレーム構成にも適用できる。また本実施例では１
ワードが８ビット構成によるフレーム構成であるが１ワ
ードを８ビットに限定するものではない。

【００２７】

【発明の効果】本発明によれば、ＲＡＭと２つのラッチ
レジスタＬＴ１、ＬＴ２と、２つのシフトレジスタＳＲ
２、ＳＲ３とを組み合わせて一連のＦＡＷ用のデータの
出現を検出できることになった。

【図面の簡単な説明】

【図１】本発明の同期検出装置の実施例図である。

【図２】本発明のタイムチャートである。

【図３】本発明のシフトレジスタＳＲ２の実施例図であ
る。

【図４】本発明のシフトレジスタＳＲ３の実施例図であ
る。

【図５】１フレームのデータ構成を示す図である。

【図６】フレーム同期ワードを示す図である。

【図７】フレーム同期ワードＦＡＷの３フレーム上での
配置例図である。

【図８】フレーム同期ワードＦＡＷを検出するための従
来例図である。

【符号の説明】

ＳＲ１、ＳＲ２、ＳＲ３シフトレジスタＬＴ１、ＬＴ２ラッチレジスタＡＤＧアドレス発生器ＤＥＴＦＡＷ検出器ＲＡＭランダムアクセスメモリＣＬＫクロック信号ＤＡＴＡ入力データＷＥ書き込み（読み出し）信号ＡＤＲアドレスＬＤラッチ信号ＬＣＫ１クロック信号ＬＣＫ２クロック信号

Claims

(57)【特許請求の範囲】

【請求項１】ワード単位のデータ構成をとり所定ビッ
ト位置にＦＡＷデータを持つフレームに関して、連続す
るフレーム上の一連のＦＡＷデータを検出するフレーム
同期検出装置において、送信されてくるフレーム上のデ
ータを１ワード単位にラッチする第１のラッチレジスタ
と、該第１のレジスタの１ワード単位のラッチデータを
順次格納するＲＡＭと、上記レジスタの１ワード単位の
ラッチデータを順次取り込みシフトする１ワード単位区
分の第１のシフトレジスタと、上記ＲＡＭの最先書き込
みの１ワードデータをラッチする第２のラッチレジスタ
と、上記ＲＡＭの最先書き込みのデータを順次取り込み
シフトする１ワード単位区分の第２のシフトレジスタ
と、上記第１、第２のラッチレジスタと第１、第２のシ
フトレジスタとの同一ビット位置データが、連続フレー
ム上の一連のＦＡＷデータを形成しているか否かを監視
検出する検出手段と、より成るフレーム同期検出装置。