JPH0630513B2 - デ−タ伝送バツフア回路 - Google Patents
デ−タ伝送バツフア回路Info
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- JPH0630513B2 JPH0630513B2 JP62073502A JP7350287A JPH0630513B2 JP H0630513 B2 JPH0630513 B2 JP H0630513B2 JP 62073502 A JP62073502 A JP 62073502A JP 7350287 A JP7350287 A JP 7350287A JP H0630513 B2 JPH0630513 B2 JP H0630513B2
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- transmission
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ループ形データウェイに端末器、プリンタ等
の外部機器を接続して時分割多重伝送を行なうノードの
内部に設けられるデータ伝送バッファ回路に関し、その
構成を簡単にするものである。
の外部機器を接続して時分割多重伝送を行なうノードの
内部に設けられるデータ伝送バッファ回路に関し、その
構成を簡単にするものである。
〈従来の技術〉 端末器、プリンタ等の外部機器がノードによって接続さ
れるループ形データウェイにおいては、マスター機器の
同期信号に同期して１伝送周期内に複数の回線の１単位
（パケット）の伝送が行なわれる。
れるループ形データウェイにおいては、マスター機器の
同期信号に同期して１伝送周期内に複数の回線の１単位
（パケット）の伝送が行なわれる。
例えば、第４図（ａ）に示すように、マスター機器の同
期信号Ｍを開始信号として、１伝送周期内にパケット単
位として機器１→機器２、機器３→機器４、機器２→機
器１、機器４→機器３のデータ伝送が行なわれる。
期信号Ｍを開始信号として、１伝送周期内にパケット単
位として機器１→機器２、機器３→機器４、機器２→機
器１、機器４→機器３のデータ伝送が行なわれる。
また、伝送効率を上げるために第４図（ｂ）のように、
機器の接続を２重２回線にして機器１→機器２及び機器
２→機器１、機器３→機器４及び機器４→機器３のデー
タ伝送を１伝送周期に行なえばより高速な伝送を行なう
ことができる。
機器の接続を２重２回線にして機器１→機器２及び機器
２→機器１、機器３→機器４及び機器４→機器３のデー
タ伝送を１伝送周期に行なえばより高速な伝送を行なう
ことができる。
通常は第５図（ａ）のように、２重１回線でループ形デ
ータウェイＤに対してノード１、ノード２を接続し、そ
れぞれに外部機器のデータを受け取るサンプリング部ｓ
とそのデータを格納するＦＩＦＯ(First In First Out)
バッファｂ１、データウェイＤからデータを受信するＦ
ＩＦＯバッファｂ２とそのデータを再生する再生部ｒと
を設ける構成がとられる。この構成は第５図（ｂ）のよ
うに、一方のノードにおいて外部機器からのデータをサ
ンプリングしている際に前伝送周期でサンプリングした
データをＦＩＦＯバッファｂ１からデータウェイＤに送
信する一方、同じ周期内で、データウェイＤから伝送デ
ータをＦＩＦＯバッファｂ２に受信している際に前伝送
周期で受信したデータを外部機器に対して再生する動作
を同時に行なう方式であり、しばしば用いられる。
ータウェイＤに対してノード１、ノード２を接続し、そ
れぞれに外部機器のデータを受け取るサンプリング部ｓ
とそのデータを格納するＦＩＦＯ(First In First Out)
バッファｂ１、データウェイＤからデータを受信するＦ
ＩＦＯバッファｂ２とそのデータを再生する再生部ｒと
を設ける構成がとられる。この構成は第５図（ｂ）のよ
うに、一方のノードにおいて外部機器からのデータをサ
ンプリングしている際に前伝送周期でサンプリングした
データをＦＩＦＯバッファｂ１からデータウェイＤに送
信する一方、同じ周期内で、データウェイＤから伝送デ
ータをＦＩＦＯバッファｂ２に受信している際に前伝送
周期で受信したデータを外部機器に対して再生する動作
を同時に行なう方式であり、しばしば用いられる。
このとき、外部機器からのＦＩＦＯバッファ回路
ｂ１，，ｂ２に対するデータの書き込み動作及び読み出
し動作は比較的低速な一定周期で行なわれるが、ＦＩＦ
Ｏバッファ回路ｂ１，，ｂ２からデータウェイＤ側への
送信はマスター機器から順次下流のノードへ時分割多重
伝送を行なわなければならないの制約のため、バースト
的に行なう必要がある。
ｂ１，，ｂ２に対するデータの書き込み動作及び読み出
し動作は比較的低速な一定周期で行なわれるが、ＦＩＦ
Ｏバッファ回路ｂ１，，ｂ２からデータウェイＤ側への
送信はマスター機器から順次下流のノードへ時分割多重
伝送を行なわなければならないの制約のため、バースト
的に行なう必要がある。
〈発明が解決しようとする問題点〉 上記のような２重１回線の方式を構成するには、回線の
両端に伝送データ送信用、受信用の２個のＦＩＦＯバッ
ファ回路が必要となり、各々のＦＩＦＯバッファ回路に
対して読み出し／書き込みするデータを指示するポイン
タをバッファ回路の個数分設定しなければならなかっ
た。即ち、Ｎ回線を多重に構成するためにはＦＩＦＯバ
ッファ回路が２Ｎ個必要となるとともに、そのデータ読
み出し／書き込みポインタを２Ｎ個設定する必要があ
り、ノードを構成する部品点数が増加し、回路自身が複
雑となる問題があった。
両端に伝送データ送信用、受信用の２個のＦＩＦＯバッ
ファ回路が必要となり、各々のＦＩＦＯバッファ回路に
対して読み出し／書き込みするデータを指示するポイン
タをバッファ回路の個数分設定しなければならなかっ
た。即ち、Ｎ回線を多重に構成するためにはＦＩＦＯバ
ッファ回路が２Ｎ個必要となるとともに、そのデータ読
み出し／書き込みポインタを２Ｎ個設定する必要があ
り、ノードを構成する部品点数が増加し、回路自身が複
雑となる問題があった。
本発明は以上の問題を解決するものであり、時分割多重
伝送を行なうためのノードのデータ伝送バッファ回路を
簡単に構成することを目的とする。
伝送を行なうためのノードのデータ伝送バッファ回路を
簡単に構成することを目的とする。
〈問題を解決するための手段〉 以上の問題を解決した本発明は、ループ形データウェイ
に接続され時分割多重伝送を行なうデータ伝送バッファ
回路において、 データウェイ送信部は、前記データウェイへ送信する外
部機器からの伝送データを記憶格納する並列に設けた第
１，第２のバッファ回路と、前記外部機器からのデータ
をサンプリングする周期のＮ倍の周期を持つクロック・
パルスのカウンタによって前記外部機器が接続される回
線の番号に対応する書き込みアドレスを発生する書き込
みポインタ発生部と、送信パケット・アドレス及び送信
バイト・カウンタによって前記外部機器から伝送された
１個分の伝送データを指定する読み出しアドレスを発生
する読み出しポインタ発生部と、前記書き込みポインタ
発生部と前記読み出しポインタ発生部とを１伝送周期毎
に切り換えて前記第１，第２のバッファ回路へ与える第
１の切り換え部とからなり、 外部機器送信部は、前記データウェイから前記外部機器
へ送信する伝送データを記憶格納する並列に設けた第
３，第４のバッファ回路と、受信パケット・アドレス及
び受信バイト・カウンタによって前記外部機器へ伝送す
べき１個分の伝送データを指定する書き込みアドレスを
発生する書き込みポインタ発生部と、前記データウェイ
からのデータを再生する周期のＮ倍の周期を持つクロッ
ク・パルスのカウンタによって前記外部機器が接続され
る回線の番号に対応する読み出しアドレスを発生する読
み出しポインタ発生部と、前記書き込みポインタ発生部
と前記読み出しポインタ発生部とを１伝送周期毎に切り
換えて前記第３，第４のバッファ回路へ与える第２の切
り換え部とからなる ことを特徴とするデータ伝送バッファ回路である。
に接続され時分割多重伝送を行なうデータ伝送バッファ
回路において、 データウェイ送信部は、前記データウェイへ送信する外
部機器からの伝送データを記憶格納する並列に設けた第
１，第２のバッファ回路と、前記外部機器からのデータ
をサンプリングする周期のＮ倍の周期を持つクロック・
パルスのカウンタによって前記外部機器が接続される回
線の番号に対応する書き込みアドレスを発生する書き込
みポインタ発生部と、送信パケット・アドレス及び送信
バイト・カウンタによって前記外部機器から伝送された
１個分の伝送データを指定する読み出しアドレスを発生
する読み出しポインタ発生部と、前記書き込みポインタ
発生部と前記読み出しポインタ発生部とを１伝送周期毎
に切り換えて前記第１，第２のバッファ回路へ与える第
１の切り換え部とからなり、 外部機器送信部は、前記データウェイから前記外部機器
へ送信する伝送データを記憶格納する並列に設けた第
３，第４のバッファ回路と、受信パケット・アドレス及
び受信バイト・カウンタによって前記外部機器へ伝送す
べき１個分の伝送データを指定する書き込みアドレスを
発生する書き込みポインタ発生部と、前記データウェイ
からのデータを再生する周期のＮ倍の周期を持つクロッ
ク・パルスのカウンタによって前記外部機器が接続され
る回線の番号に対応する読み出しアドレスを発生する読
み出しポインタ発生部と、前記書き込みポインタ発生部
と前記読み出しポインタ発生部とを１伝送周期毎に切り
換えて前記第３，第４のバッファ回路へ与える第２の切
り換え部とからなる ことを特徴とするデータ伝送バッファ回路である。
〈作用〉 本発明のデータ伝送バッファ回路において、データウェ
イ送信部の第１，第２のバッファ回路は、それぞれ与え
られる書き込みポインタ，読み出しポインタにより１伝
送周期毎に交互にＮ個の外部機器からのデータをサンプ
リングしてデータウェイへデータ送信を行ない、外部機
器送信部の第３，第４のバッファ回路は、それぞれ与え
られる書き込みポインタ、読み出しポインタによって１
伝送周期毎に交互にデータウェイからデータを受信して
Ｎ個の外部機器に対してデータ再生を行なう。
イ送信部の第１，第２のバッファ回路は、それぞれ与え
られる書き込みポインタ，読み出しポインタにより１伝
送周期毎に交互にＮ個の外部機器からのデータをサンプ
リングしてデータウェイへデータ送信を行ない、外部機
器送信部の第３，第４のバッファ回路は、それぞれ与え
られる書き込みポインタ、読み出しポインタによって１
伝送周期毎に交互にデータウェイからデータを受信して
Ｎ個の外部機器に対してデータ再生を行なう。
〈実施例〉 第１図に本発明を実施したデータ伝送バッファ回路の例
をブロック図として表わす。
をブロック図として表わす。
この図において、Ａはデータウェイ送信部、Ｂは外部機
器送信部であり、データウェイ送信部Ａ及び外部機器送
信部Ｂは１個のノードにおけるデータ伝送バッファ回路
を構成する。
器送信部であり、データウェイ送信部Ａ及び外部機器送
信部Ｂは１個のノードにおけるデータ伝送バッファ回路
を構成する。
また、１，２，３，４はＲＡＭ(Ramdom Access Memory)
よりなるＦＩＦＯバッファ回路、５はＮ個の外部機器か
らデータをサンプリングするサンプリング部、６はＮ個
の外部機器に対してデータを再生する再生部、７，８は
１伝送周期のＮ倍のクロック・パルスを発生してバッフ
ァ回路１，２，３，４、サンプリング部５、再生部６に
タイミング信号を与えるタイミング回路、９，１０は１
伝送周期毎に出力を反転する反転回路、１１は一定クロ
ック・パルスをカウントして外部機器からのデータを書
き込むアドレスを発生する書き込みポインタ発生部、１
２は送信パケット・アドレス及び送信バイト・カウンタ
（図示せず）よりデータウェイＤ側へデータを送信する
ためのアドレスを発生する読み出しポインタ発生部、１
３は反転回路９の出力に従ってバッファ回路１，２に対
して書き込みポインタ１１または読み出しポインタ１２
を与える第１の切り換え回路、１４は受信パケット・ア
ドレス及び受信バイト・カウンタ（図示せず）に従って
データウェイＤからのデータを書き込むためのアドレス
を発生する書き込みポインタ発生部、１５は一定クロッ
ク・パルスをカウントしてデータウェイからデータを読
み出すアドレスを発生する読み出しポインタ発生部、１
６は反転回路１０の出力に従ってバッファ回路３，４に
対して書き込みポインタ１３または読み出しポインタ１
４を与える第２の切り換え回路である。
よりなるＦＩＦＯバッファ回路、５はＮ個の外部機器か
らデータをサンプリングするサンプリング部、６はＮ個
の外部機器に対してデータを再生する再生部、７，８は
１伝送周期のＮ倍のクロック・パルスを発生してバッフ
ァ回路１，２，３，４、サンプリング部５、再生部６に
タイミング信号を与えるタイミング回路、９，１０は１
伝送周期毎に出力を反転する反転回路、１１は一定クロ
ック・パルスをカウントして外部機器からのデータを書
き込むアドレスを発生する書き込みポインタ発生部、１
２は送信パケット・アドレス及び送信バイト・カウンタ
（図示せず）よりデータウェイＤ側へデータを送信する
ためのアドレスを発生する読み出しポインタ発生部、１
３は反転回路９の出力に従ってバッファ回路１，２に対
して書き込みポインタ１１または読み出しポインタ１２
を与える第１の切り換え回路、１４は受信パケット・ア
ドレス及び受信バイト・カウンタ（図示せず）に従って
データウェイＤからのデータを書き込むためのアドレス
を発生する書き込みポインタ発生部、１５は一定クロッ
ク・パルスをカウントしてデータウェイからデータを読
み出すアドレスを発生する読み出しポインタ発生部、１
６は反転回路１０の出力に従ってバッファ回路３，４に
対して書き込みポインタ１３または読み出しポインタ１
４を与える第２の切り換え回路である。
尚、外部機器側に対する書き込みポインタ発生部１１及
び読み出しポインタ発生部１５は一定のクロック・パル
スで動作する単なるカウンタであり、データウェイ側に
対する読み出しポインタ発生部１２及び書き込みポイン
タ発生部１４はパケットのアドレスで１個の回線を選択
した後は送受信したデータのバイト数をカウントするカ
ウンタとなっている。そして、書き込みポインタ発生部
１１と読み出しポインタ発生部１５、読み出しポインタ
発生部１２と書き込みポインタ発生部１４の機能は逆転
している。更に、この図から明らかなように、データウ
ェイ送信部Ａと外部機器送信部Ｂは相互に対称な構成と
なっている。
び読み出しポインタ発生部１５は一定のクロック・パル
スで動作する単なるカウンタであり、データウェイ側に
対する読み出しポインタ発生部１２及び書き込みポイン
タ発生部１４はパケットのアドレスで１個の回線を選択
した後は送受信したデータのバイト数をカウントするカ
ウンタとなっている。そして、書き込みポインタ発生部
１１と読み出しポインタ発生部１５、読み出しポインタ
発生部１２と書き込みポインタ発生部１４の機能は逆転
している。更に、この図から明らかなように、データウ
ェイ送信部Ａと外部機器送信部Ｂは相互に対称な構成と
なっている。
さて、以上のように構成された本発明のデータ伝送バッ
ファ回路の動作を第２図（ａ），（ｂ）を用いて説明す
る。
ファ回路の動作を第２図（ａ），（ｂ）を用いて説明す
る。
第２図（ａ），（ｂ）は、データ送受信動作における、
ある時点のバッファ回路１，２，３，４に格納されてい
るデータ伝送遷移の概念を表わしたものであり、１はバ
ッファ回路１、２はバッファ回路２、３はバッファ回路
３、４はバッファ回路４の内容を表わす。
ある時点のバッファ回路１，２，３，４に格納されてい
るデータ伝送遷移の概念を表わしたものであり、１はバ
ッファ回路１、２はバッファ回路２、３はバッファ回路
３、４はバッファ回路４の内容を表わす。
尚、ここに示す例では、第１図に示したデータ伝送バッ
ファ回路に４個の外部機器が接続され、４回線分のデー
タを取り扱うものとする。
ファ回路に４個の外部機器が接続され、４回線分のデー
タを取り扱うものとする。
バッファ回路１に注目すると、反転回路９により外部機
器からのデータが書き込まれる書き込みポインタ発生部
１１が選択され、４個の外部機器からシリアル・データ
が並列に与えられるとともに１伝送周期のＮ倍のクロッ
ク・パルスがタイミング回路７から与えられ、一定クロ
ック・パルス・カウンタから発生する書き込みポインタ
ａ（１１）に従って回線１の機器からのシリアル・デー
タの最初のビット情報から回線２の機器の最初のビット
情報を取り込み、順次回線４の機器まで、４回線分の機
器のシリアル・データをサンプリングする。即ち、この
図の縦方向（矢印ａ）に順次格納される。このようにし
て４回線における１伝送周期分のデータがバッファ回路
１に格納される。
器からのデータが書き込まれる書き込みポインタ発生部
１１が選択され、４個の外部機器からシリアル・データ
が並列に与えられるとともに１伝送周期のＮ倍のクロッ
ク・パルスがタイミング回路７から与えられ、一定クロ
ック・パルス・カウンタから発生する書き込みポインタ
ａ（１１）に従って回線１の機器からのシリアル・デー
タの最初のビット情報から回線２の機器の最初のビット
情報を取り込み、順次回線４の機器まで、４回線分の機
器のシリアル・データをサンプリングする。即ち、この
図の縦方向（矢印ａ）に順次格納される。このようにし
て４回線における１伝送周期分のデータがバッファ回路
１に格納される。
第３図に示すように、サンプリング周期内に書き込みポ
インタ発生部１１から与えられるポインタ・アドレスの
下２ビットがそれぞれの回線１，２，３，４を指定し、
外部機器からのデータをバッファ回路１に１ビットずつ
取り込んでいく。
インタ発生部１１から与えられるポインタ・アドレスの
下２ビットがそれぞれの回線１，２，３，４を指定し、
外部機器からのデータをバッファ回路１に１ビットずつ
取り込んでいく。
さて第２図に戻り、バッファ回路２は、格納されている
伝送データがデータウェイＤへ送信される周期であり、
外部機器１個分（１回線分）のデータが送信パケット・
アドレス及び送信バイト・カウンタからの読み出しポイ
ンタｂ（１２）に従って、順次連続してこの図の横方向
（矢印ｂ方向）に詠み出されてデータウェイに送信され
る。
伝送データがデータウェイＤへ送信される周期であり、
外部機器１個分（１回線分）のデータが送信パケット・
アドレス及び送信バイト・カウンタからの読み出しポイ
ンタｂ（１２）に従って、順次連続してこの図の横方向
（矢印ｂ方向）に詠み出されてデータウェイに送信され
る。
このようなバッファ回路１，２の書き込み／読み出し動
作は、１伝送周期毎に切り換え回路１３により書き込み
ポインタ発生部１１または読み出しポインタ発生部１２
をバッファ１または２に接続して切り換えることによっ
て行なう。
作は、１伝送周期毎に切り換え回路１３により書き込み
ポインタ発生部１１または読み出しポインタ発生部１２
をバッファ１または２に接続して切り換えることによっ
て行なう。
一方、この伝送周期においてバッファ回路３は、一定ク
ロック・パルス・カウンタから発生する読み出しポイン
タｃ（１５）に従って、前伝送周期でバッファ回路３に
受信した４個の外部機器に対応するシリアル・データの
最初のビット情報からこの図の縦方向（矢印ｃ）に順次
読み出され、これらのデータを再生する。即ち、バッフ
ァ回路１の逆の動作を行なう。
ロック・パルス・カウンタから発生する読み出しポイン
タｃ（１５）に従って、前伝送周期でバッファ回路３に
受信した４個の外部機器に対応するシリアル・データの
最初のビット情報からこの図の縦方向（矢印ｃ）に順次
読み出され、これらのデータを再生する。即ち、バッフ
ァ回路１の逆の動作を行なう。
バッファ回路４に注目すると、受信パケット・アドレス
及び受信バイト・カウンタにより発生する書き込みポイ
ンタｄ（１６）に従って、データウェイから伝送される
データが図の矢印ｄ方向に回線番号順に格納される。バ
ッファ回路４はバッファ回路２の逆の動作を行なう。
及び受信バイト・カウンタにより発生する書き込みポイ
ンタｄ（１６）に従って、データウェイから伝送される
データが図の矢印ｄ方向に回線番号順に格納される。バ
ッファ回路４はバッファ回路２の逆の動作を行なう。
このようなバッファ回路３，４の書き込み／読み出し動
作は、バッファ回路１，２の切り換え動作と並行して、
１伝送周期毎に切り換え回路１３により書き込みポイン
タ発生部１４または読み出しポインタ発生部１５をバッ
ファ回路１または２に接続して切り換えることによって
行なう。
作は、バッファ回路１，２の切り換え動作と並行して、
１伝送周期毎に切り換え回路１３により書き込みポイン
タ発生部１４または読み出しポインタ発生部１５をバッ
ファ回路１または２に接続して切り換えることによって
行なう。
動作上の特色として、外部機器側の書き込みポインタａ
（１１）と読み出しポインタｃ（１５）は回線番号順
（第２図（ａ），（ｂ）の上下方向）に進み、データウ
ェイ側の読み出しポインタｂ（１２）と書き込みポイン
タｄ（１４）は同一回線内のバイト順（第２図（ｃ），
（ｄ）の左右方向）に進む。また、外部機器側１回線の
動作は低周期で行なっているのに対しデータウェイ側は
バースト的な高速動作を行なっている。
（１１）と読み出しポインタｃ（１５）は回線番号順
（第２図（ａ），（ｂ）の上下方向）に進み、データウ
ェイ側の読み出しポインタｂ（１２）と書き込みポイン
タｄ（１４）は同一回線内のバイト順（第２図（ｃ），
（ｄ）の左右方向）に進む。また、外部機器側１回線の
動作は低周期で行なっているのに対しデータウェイ側は
バースト的な高速動作を行なっている。
このように、１伝送周期毎にデータ送信側とデータ受信
側に設けたそれぞれの２つのバッファを交代バッファと
し、書き込みポインタ及び読み出しポインタを発生さ
せ、１伝送周期内にＮ個の外部機器からのデータをサン
プリングするとともに前伝送周期内にサンプリングした
データをデータウェイに送信する一方、この伝送周期内
にデータウェイからＮ回線分のデータを受信するととも
に前伝送周期内に受信したデータを再生することによっ
て、４つのバッファ回路を設けるだけでＮ回線分のデー
タを取り扱うことができる。従って、取り扱う回線の数
に対応して送信、受信バッファ回路を設ける必要はな
く、簡単にデータ伝送バッファ回路を構成することがで
きる。
側に設けたそれぞれの２つのバッファを交代バッファと
し、書き込みポインタ及び読み出しポインタを発生さ
せ、１伝送周期内にＮ個の外部機器からのデータをサン
プリングするとともに前伝送周期内にサンプリングした
データをデータウェイに送信する一方、この伝送周期内
にデータウェイからＮ回線分のデータを受信するととも
に前伝送周期内に受信したデータを再生することによっ
て、４つのバッファ回路を設けるだけでＮ回線分のデー
タを取り扱うことができる。従って、取り扱う回線の数
に対応して送信、受信バッファ回路を設ける必要はな
く、簡単にデータ伝送バッファ回路を構成することがで
きる。
〈発明の効果〉 以上述べたように、本発明のデータ伝送バッファ回路に
よれば、ＲＡＭによるバッファを交代で使用し書き込み
ポインタと読み出しポインタを発生させるため、データ
伝送をＮ回線多重に構成する場合でもＦＩＦＯバッファ
回路を２Ｎ個設ける必要がなく、２Ｎ個のポインタを設
定する必要がなく、ノードを構成する部品点数が減少し
回路自身が簡単になるという効果を奏する。
よれば、ＲＡＭによるバッファを交代で使用し書き込み
ポインタと読み出しポインタを発生させるため、データ
伝送をＮ回線多重に構成する場合でもＦＩＦＯバッファ
回路を２Ｎ個設ける必要がなく、２Ｎ個のポインタを設
定する必要がなく、ノードを構成する部品点数が減少し
回路自身が簡単になるという効果を奏する。
第１図は本発明を実施したデータ伝送バッファ回路を表
わす構成ブロック図、第２図（ａ），（ｂ）は本発明回
路のバッファ回路１，２，３，４の内容の遷移を表わす
概念図、第３図は本発明回路の動作を制御するタイミン
グ・クロックを表わす図、第４図（ａ），（ｂ）は従来
の１伝送周期のデータ伝送動作を表わす図、第５図
（ａ），（ｂ）は２回線のデータ伝送動作を行なう回路
図とそのタイミング図である。 Ａ……データウェイ送信部、Ｂ……外部機器送信部、 １，２，３，４……バッファ回路、 ５……サンプリング部、６……再生部、 ７，８……タイミング回路、９，１０……反転回路、 １１……書き込みポインタ発生部、 １２……読み出しポインタ発生部、 １３……第１の切り換え回路、 １４……読み出しポインタ発生部、 １５……書き込みポインタ発生部、 １６……第２の切り換え回路。
わす構成ブロック図、第２図（ａ），（ｂ）は本発明回
路のバッファ回路１，２，３，４の内容の遷移を表わす
概念図、第３図は本発明回路の動作を制御するタイミン
グ・クロックを表わす図、第４図（ａ），（ｂ）は従来
の１伝送周期のデータ伝送動作を表わす図、第５図
（ａ），（ｂ）は２回線のデータ伝送動作を行なう回路
図とそのタイミング図である。 Ａ……データウェイ送信部、Ｂ……外部機器送信部、 １，２，３，４……バッファ回路、 ５……サンプリング部、６……再生部、 ７，８……タイミング回路、９，１０……反転回路、 １１……書き込みポインタ発生部、 １２……読み出しポインタ発生部、 １３……第１の切り換え回路、 １４……読み出しポインタ発生部、 １５……書き込みポインタ発生部、 １６……第２の切り換え回路。
Claims (1)
- 【請求項１】ループ形データウェイに接続され時分割多
重伝送を行なうデータ伝送バッファ回路において、 データウェイ送信部は、前記データウェイへ送信する外
部機器からの伝送データを記憶格納する並列に設けた第
１，第２のバッファ回路と、前記外部機器からのデータ
をサンプリングする周期のＮ倍の周期を持つクロック・
パルスのカウンタによって前記外部機器が接続される回
線の番号に対応する書き込みアドレスを発生する書き込
みポインタ発生部と、送信パケット・アドレス及び送信
バイト・カウンタによって前記外部機器から伝送された
１個分の伝送データを指定する読み出しアドレスを発生
する読み出しポインタ発生部と、前記書き込みポインタ
発生部と前記読み出しポインタ発生部とを１伝送周期毎
に切り換えて前記第１，第２のバッファ回路へ与える第
１の切り換え部とからなり、 外部機器送信部は、前記データウェイから前記外部機器
へ送信する伝送データを記憶格納する並列に設けた第
３，第４のバッファ回路と、受信パケット・アドレス及
び受信バイト・カウンタによって前記外部機器へ伝送す
べき１個分の伝送データを指定する書き込みアドレスを
発生する書き込みポインタ発生部と、前記データウェイ
からのデータを再生する周期のＮ倍の周期を持つクロッ
ク・パルスのカウンタによって前記外部機器が接続され
る回線の番号に対応する読み出しアドレスを発生する読
み出しポインタ発生部と、前記書き込みポインタ発生部
と前記読み出しポインタ発生部とを１伝送周期毎に切り
換えて前記第３，第４のバッファ回路へ与える第２の切
り換え部とからなる ことを特徴とするデータ伝送バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073502A JPH0630513B2 (ja) | 1987-03-27 | 1987-03-27 | デ−タ伝送バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073502A JPH0630513B2 (ja) | 1987-03-27 | 1987-03-27 | デ−タ伝送バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240149A JPS63240149A (ja) | 1988-10-05 |
| JPH0630513B2 true JPH0630513B2 (ja) | 1994-04-20 |
Family
ID=13520093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073502A Expired - Lifetime JPH0630513B2 (ja) | 1987-03-27 | 1987-03-27 | デ−タ伝送バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630513B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717012B2 (ja) * | 1989-09-28 | 1998-02-18 | 株式会社日立製作所 | データ通信装置 |
| CN110120922B (zh) * | 2019-05-14 | 2022-09-20 | 中核控制系统工程有限公司 | 一种基于fpga的数据交互网络管理系统及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201934A (en) * | 1981-06-05 | 1982-12-10 | Oki Electric Ind Co Ltd | Memory switching system of buffer circuit |
| JPS58220540A (ja) * | 1982-06-16 | 1983-12-22 | Hitachi Ltd | 網輻輳制御方式 |
-
1987
- 1987-03-27 JP JP62073502A patent/JPH0630513B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240149A (ja) | 1988-10-05 |
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