SU1644149A1 - Устройство дл обмена информацией - Google Patents

Abstract

Изобретение относитс  к-вычислительной технике, в частности к системам накоплени  информации. Цель изобретени  - расширение функциональных возможностей системы за счет реализации функции анализа признаков передаваемой информации и адресации ее объектам управлени  с одновременным до (Л оэ 4 4Ь Ј СО

Description

кументированием всех да1пых Поставлен- нал цель достигаетс  использованием дешифратора 6, позвол ющего определ ть признак передаваемого сообщени  на основании информации, содержащейс  в регистре 1, дешифратора 7, осуществл ющего коммутацию устройства с нужным объектом управлени  дл  последующего обмена информацией. Одновременное до- 10 кументирование данных обеспечиваетс  при помощи введени  дополнительного блока пам ти, что позвол ет осуществл ть считывание протокола обмена из одного блока пам ти в то врем , как 15 другой блок пам ти используетс  дл  документировани  информации. Каждому объему управлени  выдел етс  фиксированна  область пам ти, что достигаетс  применением блока 20 формиро- 20

вани  текущего адреса. Определение текущего адреса осуществл етс  сумматором 11 посредством сложени  базового адреса в блоке пам ти дл  данного объекта управлени  и смещени . Базовые адреса хран тс  в блоке 3 пам ти. По заполнении информацией, предназначенной объекту управлени , выделенной дл  нее области происходит переключение блоков пам ти таким образом, ч то блок пам ти , который служит дл  документировани  информации, становитс  доступным дл  считывани  протокола обмена, а вместо него подключаетс  другой блок пам ти. Така  возможность обеспечиваетс  использованием мультиплексоров 21. и 22 и блока 23 управлени  считыванием , 6 ил.

Изобретение относитс  к области 2 автоматизированных систем управлени , в частности к системам обмена информацией .

Цель изобретени  - расширение функциональных возможностей системы за 3 счет реализации функции анализа признаков передаваемой информации и адресации ее объектам управлени  с одновременным документированием всех данных.

На фиг, 1 представлена блок-схема устройства} на фиг. 2 - признаки конструктивного выполнени  селектора адреса; на фиг. 3 - блок формировани  текущего адреса; на фиг, 4 и 5 - мультиштексоры; на фиг. 6 - блок управлени  считыванием.

Устройство (фиг. 1) содержит первый 1 и второй 2 регистры, певвый 3, вто-- рой 4 и третий 5 блоки пам ти, первый 6 и второй 7 дешифраторы, первый 8 и второй 9 элементы ИЛИ, первый 10 и второй 10 элементы И, сумматор 11, первую 12-14 и вторую 15-17 группы элементов И, триггер 18, селектор 19 адреса, блок 20 формировани  текущего адреса, мультиплексоры 21 и 22, блок 23 управлени  считыванием, первый 244 второй 25 и третий 26 элементы задержки .

Блок 20 формировани  текущего адреса (фиг. 3) содержит счетчики 27, элементы И 28 и 29, группу 30 элементов ИЛИ и элемент ИЛИ 31.

-

0

5

Мультиплексор 21 (фиг. 4) содержит группы 32 и 33 элементов И, группу 34 элементов ИЛИ, элемент И 35. Мультиплексор 22 (фиг. 5) содержит группы 36 и 37 элементов И, группу 38 элементов ИЛИ и элемент И 39.

Блок управлени  считыванием (фиг. 6) содержит счетчик 40, триггер 41, элемент ИЛИ 42 и элементы 43 и 44 задержки.

В устройстве обозначены входы и выходы 45...86.

Селектор 19 адреса (фиг. 2) содержит триггеры 87-89, элементы И 90-92, элементы ИЛИ 93-95.

Устройство работает следующим образом .

Входами 45 и 46 устройство подключено к каналу передачи сообщений системы обмена данными (СОД), а входами 47 и 48 - к вычислительному комплексу управлени  документированием данных .

При подключении мониторной АСУ к каналу передачи сообщений в сети СОД передаваемые кодограммы поступают на вход регистра 1 и занос тс  в него синхросигналом сети СОД, поступающим на синхровход 46 регистра 1.

Кодограмма сообщени  в регистре 1 имеет следующий вид:

Г Код признака | Код информационного

сообщени  I сообщени 

516

Дешифратор 6 расшифровывает код признаковой части и в зависимости от кода признака открывает один из элементов И 15-17.

Например, если код признака соот- ветствует информации, относ щейс  к донесени м, будет открыт элемент И 15 если код признака соответствует информации , относ щейс  к за вкам, буде открыт элемент И 16, если к задачам - открыт элемент И 17 и т.п.

Допустим, что код признака поступившего сообщени  относитс  к за вкам . Тогда будет открыт элемент И 16, на другой вход которого поступает синхроимпульс , задержанный элементами 26 на врем  срабатывани  регистра 1 и дешифратора 6, Этот синхроимпульс проходит через элемент И 16 и одно- временно поступает на вход 56 селектора 19 адреса, на вход элемента ИЛИ 8 и на вход считывани  фиксированной  чейки блока 3, выполненного в виде посто нного запоминающего

устройства.

Поступа  на вход считывани  фиксированной  чейки блока 3 пам ти, этот импульс считывает содержимое  чейки блока 3 пам ти в регистр 2, куда содержимое заноситс  синхроимпульсом с выхода элемента 24 задержки , задерживающего синхроимпульс на врем  считывани  кода из блока 3 в регистр 2.

В каждой из фиксированных  чеек блотса пам ти 3 хранитс  информаци  в следующем в иде:

Код базового 40 адреса в пам ти, куда записываетс  входна  информаци  45

Дешифратор 7 расшифровывает код номера канала, по которому должна быть передана информаци  и открывает одни из элементов И 12-14, к входам кото- рых подключены информационные выходы первого регистра.

Синхроимпульс с выхода элемента 24 задержки проходит через элемент ИЛИ 9 и после задержки на врем  сбрасывани  регистра 2 и дешифратора 7 элементом 25 он поступает на входы элементов И 12-14, переписыва  (выдава ) через них содержимое регистра 1 TOMV

. Q

., 20 25

зо

35

40 45

Q

5

49 6

объекту мониторной АСУ, которому эта информаци  необходима, через соответствующие выходы 49-51.

Параллельно с описанным выше процессом выдачи информации объекту мониторной АСУ последн   должна быть документирована. С этой целью выходы дешифратора 6 и селектора 19 адреса соединены с соответствующими входами блока 20, а высокий потенциал с выхода дешифратора 6 (согласно данного примера) поступает на вход 63 блока 20.

Поскольку прин то дл  примера, что открыт элемент И 16, то импульс с его выхода поступает на вход 56 селектора 19, откуда он поступает на единичный вход триггера 88 (фиг. 2) и устанавливает его в единичное состо ние . Одновременно через элементы ИЛИ 93-95 этот импульс поступает на нулевые входы триггеров 87 и 89, сбрасыва  их (или подтвержда ) в исходное состо ние.

Одновременно низким потенциалом с инверсного выхода триггера 88, подаваемым через выход 85 селектора 19 на один из входов элемента И 16, этот элемент запираетс  по третьему входу.

Высоким потенциалом с входа 63 (фиг. 3) в блоке 20 будет открыта по одному входу группа элементов И 28, к другим входам которых подключены выходы счетчика 27, наход щегос  в исходном состо нии.

Показани  соответствующего счетчика 27 наход щегос  в нулевом состо нии , через элементы ИЛИ 30 поступают на выход 65 и далее на один вход комбинационного сумматора 11, на другой вход которого поступает код базового адреса с выхода регистра 2.

Сумматор 11 прибавл ет к базовому адресу текущий адрес - число сообщений (в данном случае оно равно нулю ) и на адресных входах блоков 4- ,и 5, выполненных в виде ОЗУ, устанавливаетс  адрес  чейки пам ти, куда должно быть записано сообщение. В качестве импульса записи используетс  тот же импульс синхронизации с выхода элемента задержки, который поступает на входы записи блоков 4 и 5 пам ти через один из элементов И 10 t или 10,.

Учитыва , что триггер 18 находитс  в нулевом состо нии, следователь но , с инверсного выхода триггера открыт элемент И 10Х и импульс записи поступает только на вход записи блока 4.

Необходимость двух блоков пам ти 4 и 5 обусловлена тем, что после заполнени  соответствующих областей пам ти один из блоков пам ти отключаетс  от режима записи (документировани ) входных сообщений и переходит в режим считывани , а другой блок пам ти, наоборот, из режима считывани  переходит в режим записи. Задача управлени  работой этих блоко реализуетс  мультиплексорами 21 и 22, выполненными аналогичным образом (фиг. 4 и 5).

Адрес  чейки записи с выхода сумматора 11 поступает на одни адресные входы 68 и 75 мультиплексоров 21 и 22, а адрес  чейки считывани  поступает на другие адресные входы 69 и 7 мультиплексоров.

Коммутаци  адреса с выходов элементов 32, 33 и 36, 37 через элемент ИЛИ 34 и 38 осуществл етс  потенциалми с пр мого и инверсного выходов триггера 18.

Таким образом, в рассматриваемом случае на адресный вход блока 4 пам ти с выхода 73 мультиплексора 21 поступает код адреса с входа 68, т.к с входа 67 на другие входы элементов И 32 подаетс  разрешающий потенциал. Элементы И 33 по второму входу будут закрыты низким потенциалом с пр мого выхода триггера 18 (вход 70 блока 21)

Заперт будет также элемент И 34 тем же отрицательным потенциалом. В то же врем  у второго мультиплексора 22 элементы И 36 будут блокированы низким потенциалом с пр мого выхода триггера 18, а элементы И 37, на которые с входа 76 поступает код адреса считывани  с блока 23, будут открыты высоким потенциалом с инверсного выхода триггера 18. Этим же потенциалом будет открыт элемент И 39, через который на вход управлени  считыванием блока 5 поступают импульсы с выхода блока 23. Момент переключени  работы блоков 4 и 5 с режима на . режим фиксируетс  тогда, когда один и счетчиков (любой) 27 будет заполнен полностью.

Тогда очередной импульс с выхода переполнени  одного из счетчиков 27 ((фиг. 3) проходит через элемент

0

5

0

5

0

5

0

5

0

5

ИЛИ 31 и поступает с выхода 66 на счетный вход триггера 18, переключа  тем самым блоки 4 и 5 с режима на режим . Тот же импульс с выхода элемента ИЛИ 31 сбрасывает все счетчики в исходное состо ние.

Дл  считывани  той информации, котора  записана одним из блоков пам ти , на вход 47 блока 23 (фиг. 6) поступает код адреса считывани , на синхровход 48 блока 23 поступает сигнал считывани . По этому сигналу код адреса записываетс  в счетчик 40 и по кодовым шинам выдаетс  на выход 81. Одновременно с этим тот же импульс с входа 48 проходит элемент ИЛИ 42 на вход элемента 43 задержки и единичный вход триггера 41, устанавлива  последний в единичное состо ние и выдава  тем самым высокий потенциал на выход 83.

После задержки на врем  занесени  кода в счетчик 40 и срабатывани  триггера 41 на выходе 82 по вл етс  импульс считывани , который через входы 71 и 79 поступает на мультиплексоры 21 и 22.

Как только все адреса  чеек блока пам ти будут просмотрены,на выходе переполнени  счетчика 40 по витс  импульс, который возвращает триггер 41 в исходное состо ние и с выхода 83 снимаетс  высокий разрешающий потенциал.

Если же, например, по каналам сети СОД передаетс  пакет кодограмм, относ щихс  к одному и тому же признаку , то очередной импульс (дл  данного случа ) с выхода элемента 26 задержки не пройдет через элемент И 16, так как последний заперт с выхода 85 селектора 19.

В этом случае импульс с входа 58 (фиг. 2) селектора 19 пройдет через открытый по второму входу элемент И 91 на вход 60 и далее через элемент ИЛИ 9 описанным выше образом, а также с входа 60 блока 20 поступает на счетный вход соответствующего счетчика 27, фиксиру  добавление единицы к текущему адресу записи информации с соответствующим признаком.

Таким образом, введение новых узлов и блоков позволило существенно расширить функциональные возможности системы, позволив не только реализовать функцию отбора требуемой инфор- мации из каналов передачи данных СОД и передаче ее объектам управлени 

мониторной АСУ, но и обеспечить реализацию функции документировани  всей проход щей через систему информации .

Claims (1)

1. Формула из. обретени 

   Устройство дл  обмена информацией, содержащее первый регистр, информа- ционный вход которого  вл етс  первым информационным входом устройства, а синхронизирующий вход  вл етс  первым синхронизирующим входом устройства, первую группу элементов И, первый

   блок пам ти, выходы информационных разр дов первого регистра соединены с первыми входами элементов И первой группы и информационными входами первого блока пам ти, первый элемент ИЛИ, выход которого подключен к входу первого элемента задержки, выход первого блока пам ти  вл етс  первым информационным выходом устройства, второй блок пам ти,селектор адреса, синхронизирующий вход которого подключен к выходу второго элемента задержки , второй элемент ИЛИ, соответствующие входы которого соединены с первыми выходами селектора адреса, выход второго элемента ИЛИ подключен к входу третьего элемента задержки, триггер, вход второго элемента задержки подключен к первому синхронизирующему входу устройства, о т л и- ча-ющее с  тем, что, с целью расширени  функциональных возможностей за счет реализации функции анализа признаков передаваемой информации и адресации ее объектам управле- ни  с одновременным документированием всех данных, в него введены первый дешифратор, информационный вход которого соединен с разр дами признака сообщени  первого регистра, второй pe гистр, синхронизирующий вход которого подключен к выходу первого элемента задержки, элементы Ивторой группы, первые и вторые входы которых подключены к выходам второго элемента задержки и выходам первого дешифратора соответственно, третьи входы элементов И второй группы подключены к вторым выходам селектора адреса, а выходы элементов И второй группы соединены с входами первого элемента ИЛИ,. с входами считывани  второго блока пам ти и с управл ющими входами селектора адреса, третий блок пам ти,

   5

   55

   Q j

   0 5 0 5 Q j

   0

   5

   блок формировани  текущего адреса, управл ющие и синхронизирующие входы которого соединены с выходами первого дешифратора и первыми выходами селектора адреса соответственно, синхронизирующий выход блока формировани  текущего адреса соединен со счетным входом триггера и  вл етс  синхронизирующим выходом системы, второй дешифратор, информационный вход которого подключен к первому выходу второго регистра, а выходы соединены с вторыми входами элементов И первой группы, третьи входы которых подключены к выходу третьего элемента задержки, а выходы  вл ютс  вторыми информационными выходами устройства, сумматор, первый и второй информационные входы которого подключены к второму выходу второго регистра и к информационному выходу блока формировани  текущего адреса соответственно, первый и второй мультиплексоры , первые информационные входы которых соединены с выходом сумматора, первые выходы первого и второго мультиплексоров соединены с входами считывани  первого и третьего блоков пам ти соответственно, управл ющие входы первого и второго мультиплексоров подключены к пр мому и инверсному выходам триггера, первый и второй элементы И, выходы ко торых соединены с входами первого и третьего блоков пам ти соответственно , блок управлени  считыванием, вход задани  адреса которого  вл етс  адресным входом устройства, синхронизирующий вход  вл етс  вторым синхронизирующим входом устройства, первый выход блока управлени  считыванием , соединен с вторыми информационными входами первого и второго мультиплексоров , первый и второй выходы задани  режима блока управлени  считыванием подключены соответственно к синхронизирующим и управл ющим входам первого и второго мультиплексоров, информационный вход третьего блока пам ти подключен к выходу информационных разр дов первого регистра, информационный вход третьего блока пам ти  вл етс  третьим информационным выходом устройства, пр мой и инверсный выходы триггера соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых подключены к выходу третьего

   II

   элемента задержки, выход первого элемента задержки соединен с соответствующим входом второго элемента ИЛИ,

   1644149|2

   са первого и третьего блоков пам ти соответственно,-информационный вход второго регистра соединен с выходом

   вторые выходы первого и второго муль- , второго блока пам ти, типлексоров соединены с входами адреФиг .2

   f 30

   Фиг.3

   fj O

   $

   w

   42

   Фиг4

   Фиг. 5

   57

   4з

   82 -о

   S3 -о