SU1660014A1

SU1660014A1 - Информационно-справочная .система

Info

Publication number: SU1660014A1
Application number: SU884627339A
Authority: SU
Inventors: Igor A Danilchenko; Viktor G Lisitsyn; Evgenij S Bichugov; Galina A Shastova; Anatolij N Romanov; Natalya T Monastyrskaya; Vera K Tretyakova
Original assignee: Vnii Vychislitelnoj Tekhn Info
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1991-06-30

Description

Изобретение относится к области автоматики и может быть использовано при построении автоматизированной системы управления базой данных. Цель изобретения состоит в расширении функциональных возможностей системы. Цель достигается тем, что в систему введены первая, вторая и третья группы элементов И, первая и вторая группы элементов ИЛИ, со второго по четвертый элементы И, первый и второй триггеры, со второго по пятый элементы ИЛИ, третий регистр, четвертый блок памяти, с пятого по седьмой элементы задержки. 2 ил.

Изобретение относится к автоматизированным системам управления организационного типа и может быть использовано при построении информационной автоматизированной системы учета населения.

Цель изобретения - расширение функциональных возможностей системы путем реализации функции обновления информации в реальном масштабе времени.

На фиг. 1 представлена блок-схема системы; на фиг. 2 - схема селектора адреса.

Система содержит первый 1. второй 2, третий 3 и четвертый 4 блоки памяти, дешифратор 5. первый 6, второй 7, третий 8 регистры, первую 9 и вторую 10 группы элементов ИЛИ. первый 11, второй 12, третий 13, четвертый 14 элементы И. первую 15, вторую 16 и третью 17, 18, 19 группы элементов И, первый 20, второй 21. третий 22, четвертый 23, пятый 24 элементы ИЛИ, первый 25 и второй 26 триггеры, первый 27, второй 28, третий 29. четвертый 30-1, пятый

30-2, шестой 30-3 и седьмой,31 элементы задержки, селектор 32 адреса, информационные входы 33-35 группы, синхронизирующие входы 36-38, сигнальные входы 39-41, первый 42 и второй 43 синхронизирующие выходы, первый 44 и второй 45 информационные выходы.

Селектор адреса 32 (фиг. 2) имеет выходы 46-51, а также Содержит триггеры 52-54. элементы И 55-58, элемент ИЛИ 59, элемент задержки 60, генератор 61 импульсов и триггер 62. Вход 63 является управляющим входом "Пуск” устройства, выход 64 первым управляющим, а выход 65 - вторым управляющим выходами, вход 66 - третьим информационным входом устройства.

Система работает следующим образом.

Входами 35 и 38 система подключена к тракту передачи данных.

При пуске устройства на вход 63 поступает сигнал запуска, который устанавливает триггер 25 в единичное состояние и высоким потенциалом с прямого выхода открывает

>о

1660014 А1

3

1660014

4

элемент И 12, на другой вход которого поступают импульсы с выхода 51 селектора, формируемые генератором 61 (фиг. 2).

Первый же импульс генератора 61 проходит через злемент И 12 и элемент ИЛИ 21 на вход опроса элементов И 14, 17-19, состояние которых определяется дешифратором 5, вход которого соединен с выходом регистра 8.

Сообщения, поступающие на вход 35, заносятся' в регистр 8 импульсами синхронизации, поступающими на вход 38.

Сообщения представляют собой коды, в старших разрядах которых передаются признаки сообщений, а в младших разрядах их информационное содержание.

Дешифратор расшифровывает признаки сообщения и открывает один из элементов И 17-19, если сообщение поступило из канала передачи данных, а если сообщения не поступало, то будет открыт элемент И 14.

Допустим, что сообщения из канала передачи не было. Тогда импульс с выхода элемента И 14 поступает на единичный вход триггера 26 и устанавливает его в единичное состояние, которым триггер 26 фиксирует факт отсутствия обновления данных в блоке 3 и высоким потенциалом на выходе 64 сигнализирует процессору (не показан) о возможности считывания данных из блока 3, который выполнен в виде буферного оперативного запоминающего устройства (ОЗУ) для их обработки по заданной программе.

По указанному сигналу процессор вырабатывает сигнал опроса (чтения), который поступает на один вход элемента И 13, открытый по другому входу высоким потенциалом с прямого выхода триггера. С выхода элемента И 13 сигнал чтения проходит на один вход элемента И 16, на другие входы которых с процессора подан код адреса ячейки памяти блока 3. подлежащей считыванию, а также через элемент ИЛИ 24 на синхронизирующий вход регистра 7, записывая в него код адреса.

После этого импульс чтения задерживается элементом 31 на время записи кода в регистр 7 и затем поступает на вход считывания данных блока 3 по указанному адресу и считывает содержимое указанной ячейки на выход 45.

Затем этот же импульс с выхода элемента 31 задержки через элемент ИЛИ 23 сбрасывает триггер 25 в исходное состояние, блокируя подключение генератора 61 селектора 32 адреса к выходу элемента ИЛИ 21, а также непосредственно подается через

элемент ИЛИ 21 снова на опрос состояния элементов И 14 и 17-19.

Если за указанный период на вход 35 поступило сообщение и импульсом синхронизации с входа 38 оно было занесено в регистр 8. то элемент И 14 будет закрыт, а один из элементов И 17-19, соответствующий признаку сообщения в регистре 8, будет открыт.

Предположим, что таким элементом оказался элемент И 17. Тогда импульс с выхода элемента ИЛИ 21 проходит через элемент И 17 и поступает на вход соответствующей фиксированной ячейки блока памяти 4, выполненного в виде постоянного ЗУ, и на вход элемента ИЛИ 22. В фиксированных ячейках блока 4 хранятся адреса, в которые должны быть записаны' сообщения с соответствующими признаками.

Содержимое фиксированной ячейки блока 4 через элементы ИЛИ 10 поступает на информационный вход регистра 7 и заносится в него импульсом синхронизации, поступающим с выхода элемента задержки 29, задерживающего импульс считывания на время считывания данных из блока 4 в регистр 7, через элемент ИЛИ 24 на синхронизирующий вход регистра 7.

Тот же импульс, задержанный элементом 30-1 на время занесения кода в регистр 7, поступает на вход управления записью блока 3 и записывает содержимое регистра 8 в блок 3 по указанному адресу. После этого импульс записи сбрасывает триггер 25 в исходное состояние, выдается на выход 65 в качестве сигнала процессору об окончании записи и после задержки элементом задержки 30-2 на время записи сбрасывает регистр 8 в исходное состояние, а сам после задержки на время записи в регистр 8 нового сообщения элементом 30-3 вновь поступает через элемент ИЛИ 21 на опрос элементов И 14 и 17-19, и процесс записи входных данных в блок 3 с последующей их выборкой процессором продолжается описанным образом. Входами 39-41 устройство подключается к рабочему месту оператора-пользователя, и через указанные входы пользователя осуществляется выборка данных из блока 2, Выполненного в виде оперативного ЗУ.

Допустим, оператор вызывает данные по сигналу, подаваемому на вход 39 (фиг. 1 и 2). Тогда этот сигнал поступает на единичный вход триггера 52 и устанавливает его в единичное состояние, которым он открывает элемент И 56. Импульс генератора 61, подключенного к другому входу элемента И 56, проходит через него и с выхода 46 селек5

1660014

6

тора 32 адреса поступает на вход считывания фиксированной ячейки блока памяти 1, выполненного в виде постоянного ЗУ. В фиксированных ячейках блока 1 хранятся адреса ячеек блока памяти 2, из которых выбирается считываемая оператором-пользователем информация.

После считывания содержимое соответствующей ячейки памяти блока 1 через элементы ИЛИ 9 подается на входы регистра 6.

Параллельно с этим процессом импульс с выхода элемента И 56 проходит через элементы ИЛИ 59 и устанавливает триггер 62 в единичное состояние, блокируя низким потенциалом с прямого выхода триггера 62 входы элементов И 11 и 15. После задержки элементом 60 тот же импульс, во-первых, сбрасывает в исходное состояние триггер 52, подтверждает нулевое состояние остальных триггеров 53, 54 и, во-вторых, с выхода 50 селектора 32 через элемент ИЛИ 20 поступает на синхронизирующий вход регистра 6 и заносит в него код с выхода блока 1.

После установки кода адреса в регистре 6 тот же импульс, задержанный элементом 27 на время записи кода адреса в регистр 6, поступает на вход считывания блока 2 и считывает запрашиваемые данные на выход 44 и далее на рабочее место операторапользователя.

Процесс обновления данных в блоке памяти 2 осуществляется в реальном масштабе времени в те промежутки времени, в течение которых оператор анализирует выданную ему информацию.

В этом случае все триггеры 52-54 селектора адреса 32 находятся в нулевом состоянии и их высокими потенциалами с инверсных выходов будет открыт элемент И 55, через который импульс генератора 61 (фиг. 2) сбрасывает в исходное состояние триггер 62, и последний высоким потенциалом с инверсного выхода открывает элементы И 11 и 15.

К входу 33 процессор подключает адрес ячейки памяти блока 2, в которой данные должны быть обновлены: на вход 66 подаются сами данные, а на вход 36 поступают сигналы синхронизации по записи данных в блоке 2. При этом импульсы синхронизации периодически с заданным периодом повторения поступают на вход 36, проверяя готовность цепей записи данных в блок 2.

Как только элементы И 11, 15 будут открыты потенциалом с выхода 49 блока 32, то очередной импульс записи с входа 36 проходит через элемент И 11 и затем через элемент ИЛИ 20 поступает на синхронизирующий вход регистра 6, занося в него код

адреса с входа 33 через элементы И 15 и ИЛИ 9.

Этот же импульс после задержки элементом 28 поступает нз вход управления записью блока 2 и обновляет содержимое ячейки с адресом, установленным на входе 33.

Кроме того, этот импульс проходит на выход 42 и далее используется как сигнал процессору о том. что обновление данных в соответствующей ячейке памяти завершено. По этому сигналу процессор выставляет очередной адрес, по которому должны быть обновлены данные, и вновь формирует сигналы записи.

Claims

Формула изобретения

Информационно-справочная система, содержащая селектор адреса, первый и второй регистры, первый элемент ИЛИ, первый, второй и третий блоки памяти, первый элемент И, дешифратор, с первого по четвертый элементы задержки, информационные входы селектора адреса являются информационными входами устройства, а информационные выходы селектора адреса соединены с входами считывания первого блока памяти, вход синхронизации первого регистра соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первым синхронизирующим входом селектора адреса, вход первого элемента задержки соединен с первым синхронизирующим выходом селектора адреса, а выход первого элемента задержки соединен с входом считывания второго блока памяти, адресный вход которого соединен с выходом первого регистра, а выход второго блока памяти является первым информационным выходом устройства, адресный вход третьего блока памяти соединен с выходом второго регистра, первый вход первого элемента И является первым синхронизирующим входом устройства, а выход первого элемента И соединен с вторым входом первого элемента ИЛИ, второй вход первого элемента И соединен с управляющим выходом селектора адреса, отличающаяся тем, что, с целью расширения функциональных возможностей системы за счет реализации функции обновления информации в реальном масштабе времени, в нее введены первая, вторая и третья группы элементов И, первая и вторая группы элементов ИЛИ, второй, третий и четвертый элементы И, первый и второй триггеры, второй, третий, четвертый и пятый элементы ИЛИ, третий регистр, четвертый блок памяти, пятый, шестой и седьмой элементы задержки, первые входы элементов И первой группы образуют первый информа7

1660014

8

ционный вход системы, вторые входы соединены с управляющим выходом селектора адреса, выход первого элемента И подключен к входу второго элемента задержки, выход которого соединен с входом записи второго блока памяти и является первым синхронизирующим выходом устройства, входы элементов ИЛИ первой группы соединены с выходами первого блока памяти и элементов И первой группы, а выходы соединены с информационными входами первого регистра, первый вход второго элемента И соединен со вторым синхронизирующим выходом селектора адреса, первые входы элементов И второй группы образуют второй информационный вход устройства, единичный вход первого триггера является управляющим входом устройства, а прямой выход соединен с вторым входом второго элемента И, первый вход второго элемента ИЛИ соединен с выходом второго элемента И, первый вход третьего элемента И является вторым синхронизирующим входом устройства, прямой выход второго триггера является первым управляющим выходом устройства и соединен с вторым входом третьего элемента И, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера, информационный и синхронизирующие входы третьего регистра образуют третий информационный и синхронизирующий входы устройства соответственно, выходы третьего регистра соединёны с входами дешифратора и информационным входом третьего блока памяти, выход которого является вторым информационным выходом устройства, входы четвертого элемента И соединены с выходами дешифратора и второго, элемента ИЛИ, а выход четвертого элемента И соединен с единичным входом второго триггера, первые и вторые входы элементов И третьей группы соединены с выходами дешифратора и второго элемента ИЛ И соответственно, входы считывания четвертого блока памяти соединены с выходами соответствующих

элементов И третьей группы, первые и вторые

5 входы элементов ИЛИ второй группы соединены с выходами четвертого блока памяти и элементов И второй группы соответственно, а выходы элементов ИЛИ второй группы соединены с информационными входами второ10 го регистра, выход четвертого элемента ИЛИ подключен к нулевому входу первого триггера, выход третьего элемента задержки соединен с входом четвертого элемента задержки, выход которого является вторым управляю15 щим выходом устройства и соединен с входом управления записью третьего блока памяти и первым входом четвертого элемента ИЛИ, первый вход пятого элемента ИЛИ подключен к выходу третьего элемента задержки, а

20 выход соединен с синхронизирующим входом второго регистра, вход пятого элемента задержки соединен с выходом четвертого элемента задержки, а выход соединен с установочным входом третьего регистра, вход ше25 стого элемента задержки соединен с выходом пятого элемента задержки, а выход соединен с вторым входом второго элемента ИЛИ, вход седьмого элемента задержки соединен с выходом третьего элемента И,

30 соединенного с вторыми входами пятого элемента ИЛИ и элементов И второй группы, выход седьмого элемента задержки является вторым синхронизирующим выходом устройства и соединен с входом

35 управления считыванием третьего блока памяти, с вторым входом четвертого элемента ИЛИ и с третьим входом второго элемента ИЛИ, информационные входы второго блока памяти образуют четвертый информационный вход устройства, входы третьего элемента ИЛИ соединены с выходами элементов И третьей группы, а выход подключен к входу третьего элемента задержки.

1660014

1660014