SU1418712A1 - Устройство адресации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  формировани  исполнительных адресов обращени  к ОЗУ ЭВМ. С целью расширени  его функциональных возможностей за счет обеспечени  двоично-разр дной инверсии адресов (необходимой при реализации алгоритмов БПФ) в устройство, содержащее ре- , гистр 8 адреса, регистр 7 индекса, сумматор 10, счетчик 15, дешифратор 17, блок 20 циклов, введены два мультиплексора 36, 37, а в блок 20-узел управлени  двоично-разр дной инверсией , состо щий из М-разр дного регистра , элемент М-2И-М-ИЛИ и элемент И. 1 з.п.ф-лы,, 4 ил.

Description

С/)

С

Изобретение относитс  к вычисли- л вльной технике и может быть исполь- |3овано при построении устройств фор- |Мировани  адресов данных в универсал :Кык и специализированных вычислительных машинах.

Целью изобретени   вл етс  расши- рение функциональных возможностей за счет обеспечени  двоично-разр дной инверсии адр.есов, необходимой При реализации алгоритмов БПФ.

На фиг.1 приведена структурна  схема устройства, адресации; на фиг.2 Структурна  схема блока циклов; на фиг, 3 -- функциональна  схема узла управлени  циклом; на фиг.4 -.функциональна  схема узла управлени  Двоично-разр дной инверсий адресов.

: Устройство адресации (фиг,1) содержит управл ющий ) ход, 1 , элемент ИЛИ 2, коммутатор 3, элемент И 4, актовый вход 5, эл(;мент И 6, регист t индексва регистр 8 адреса, вькод 95 сумматор 10, управл ющий вход 11, Коммутатор 2,, информационный вход |3, коммутатор 14, счетчик 15, счетный вход 16, дешифратор 17, кодовый вход 18j информационный вход 19 блока 20 циклов, информационный выход 21 блока 20 циклов, входы 22 и ,23 блока циклов, вход 24 адреса, вхо 25., вход 26 блока циклов, вход 27, вход 28 блока циклов, вход 29, вход- 30 блока циклов, вход 31-, входы 32 и 33 блока циклов, вход 34, выход 35 блока циклов, мультиплексоры 36 и 37..

; Блок 20 циклов (фиг.2) содержит Дешифратор 38 адреса, М узлов 39- управлени  циклом, узел 40 управлени двоично-разр дной инверсией адресов, входы 41-47 узла управлени  циклом, выходы 48-50 узла управлени  циклом, входы 51-53 узла управлени  двоично- разр дной инверсией, выход 54 узла управлени  двоично-разр дной инверсией .

З зел 39 управлени  циклом (фиг.З) содержит элементы И 55 - 58; элементы ИЛИ 59 и 60, регистры 61 и 62 и счетчик 63.

Узел 40 управлени  двоично-разр дной инверсией адресов (фиг.4) содержит элемент И 64, М-разр дный регистр 65, элемент М-2И-М-ИЛИ 66. . Устройство работает следующим образом.

5

Исходным состо нием устройства  вл етс  наличие нулевых потенциалов на входах 1 ,1 1 ,1 6,1 8, 24,25,27,29,31 .

j На тактовый вход 5 устройства подаютс  импульсы тактовой серии.

Режим пр мой адресации достигаетс  1подачей на кодовый вход 18 устройства кода 10. При этом на втором выхо0 де дешифратора 17 по вл етс  единич- ый потенциал, который через элемент ИЛИ 2 поступает на вход эле- i- мента И 4, разреша  прохождение импульсов тактовой серии с входа 5

5 устройства на тактовый вход регистра 8 адреса. Так как на входах 1 и 11 устройства держитс  нулевой потенциал , то через коммутаторы 3,12 информаци  с входа 13 устройства запи- i

0 сьгваетс  в регистр 8 адреса и попадает на выход 9 устройства.

Дл  осуществлени  режима адресации с индексацией необходимо подать на вход дешифратора 17 кодовую бинациго 01, котора  возбудит на первом его выходе единичный потенциал, по которому коммутатор I4 пропустит на вход регистра 7 индекса информа - цию с входа 13 устройства. По такто0 вому импульсу с входа 5 устройства . эта информаци  запишетс  в регистр 7, Затем на вход 18 устройства необходимо подать кодовую комбинацию 10, что позволит записать смешение в ре5 гистр 8 адреса с входа 13 устройства через коммутаторы 12 и 3, так как на входах 1 и 1J устройства поддерживаютс  нулевые потенциалы. Так как модификаци  адреса производитс  на

0 сумматоре 10, то необходимо в цикле подготовки занести содержимое регистра 7 индекса в регистр 61 одного из узлов 39 управлени  циклом блока 20 циклов. Дл  этого на вход

5 8 устройства подаетс  кодова  комбинаци  00, а на управл ющий вход 11 - единичньй потенциал, который коммутирует выход регистра 7 на вход 19 блока 20 циклов.

На вход 24 устройства подаетс  код адреса выбранного узла управлени  циклом, а на вход 25 - импульс записи. При этом информаци  из регистра 7 запишетс  в регистр 61 выб5 ранного узла 39. На этом подготовка к формированию адресов с индексацией заканчиваетс .

Рабочий цикл начинаетс  с подачи на вход сумматора 10 информации с

0

3 14 выхода регистра 61 узла 39 управлени циклом. Дл  этого необходимо подать потенциал считывани  из регистра 61 узла 39 управлени  циклом.-Потенци- ал считьшани  подаетс  на вход 27 устройства при зафиксированном .коде адреса узла 39 управлени  циклом. На управл ющий вход 1 устройства необходимо подать единичный потенциал, ко- торый коммутирует выход сумматора 10 на вход регистра 8 адреса через мультиплексор 37 и коммутатор 3. Подачей на вход 18 устройства кодовой комбинации 10 открыва етс  элемент И 4, так как на выходе дешифратора 17 по вл етс  единичный потенциал, который через элемент ИЛИ 2 поступает на вход элемента И 4, разреша  про- хождение тактовых импульсов с входа 5 усттзойства на синхровход регистра 8 адреса, выход которого  вл етс  выходом 9 устройства.

Режим адресации с продвижением индекса отличаетс  от предьщущего .тем, что в .рабочем цикле на счет- .ный вход 16 устройства подаетс  счетньш импульс, по которому индекс наращиваетс  на единицу.

Режим магазинной обработки массива данных с посто нным шагом наращивани  адресов начинаетс  с заг рузки адреса первого числа в регистр 8 адреса по режиму пр мой адресации . В рабочем цикле на управл ющем входе 11 устройства отсутствует сигнал , в результате чего на выход коммутатора поступает значение шага.с информационного входа 13 устройства.

Режим магазинной обработки мае- сива данных с переменным шагом наращивани  адресов начинаетс  с загруз- .ки адреса первого числа в регистр 8 адреса по режиму пр мой адресации. В цикле подготовки производитс  за- пись значений шагов, которые поочередно записьтаютс  в регистры 61 узлов 39 управлени  циклов. Рабочий цикл начинаетс  заданием кода узла на вход 24 устройства и потенциала считьшани  на- вход 27 устройства. Переход от одного шага адресации к другому производитс  заданием адреса узла на вход 24 устройства.

В режиме адресации К М-мерным массивам данных устройство адресации позвол ет отсчитывать количество шагов адресации и переключать константы шага. Адрес первого числа за12 . 4

носитс  в регистр 8 адреса по режиму пр мой адресации. В цикле подготовки производитс  запись необходимого количества шагор адресации, но не более М, в регистры 61 и 62 шага узлов 39 управлени  циклом 39, а в регистры 62 занос тс  значени  счетных констант. Запись в регистры 62 каждого узла 39 производитс  заданием кода адреса узла на входе -24 устройства и подачей импульса записи на вход 29 устройства.После записи информации в регистры 62 узлов 39 необходимо произвести перезапись этой информации в счетчики 63 узлов 39. Перезапись производитс  подачей импульса записи па вход 31 устройства Суммирование счетных констант начинаетс  с шага, записанного в узел 39 управлени  циклом, счетньш вход 46 которого соединен с входом 22 блока 20 циклов. После каждого суммировани  содержимое счетчика 63 узла 39 увеличиваетс  на 1. Кажда  счетна  константа представлена в ыаде двоичного дополнени  до 2 - 1, где - количество разр дов в счетчике 63 шагов. Рабочий цикл начинаетс  подачей на вход 18 устройства кодовой комбинации 11, в результате чего на третьем выходе дешифратора возбудитс  единичньш потенциал, ко торый откроет элемент И 6 и пропустит на вход 22 блока 20 циклов так- товые импульсы с входа 5 устройства. На входе 1 устройства необходимо поддерживать единичньш потенциал, что позволит скоммутировать на вход регистра 8 адреса выход сумматора 10, соединенного с одним из входов коммутатора 3 через мультиплексор 37 После того, как счетчик первого узла управлени  циклом достигает до 2 - 1 , на выходе расттространени  переноса этого счетчика по витс  единичный потенциал, который,поступив на инвертирующий вход элемента И 58, закрывает прохождение тактовых импульсов на вход считьшани  информации из регистра 61, одновременно разреша  перезапись состо ни  счетчика . Сигнал переноса поступает на выход 49 узла 39. Выход элемента И 58 соединен с выходом 48 узла 39. Импульс переноса из первого узла управлени  циклом попадает на вход 46 следующего узла управлени  циклом, в результате чего происходит суммирование константы шага, записанной в регистр 61 этого узла, а счетчик 63 э;того узла увеличит содержимое на единицу. После перезаписи счетчика 63 в первом узле управлени  циклом исчезнет сигнал переноса, поэтому следующий узел управлени  циклом отключаетс  от сумматора 10, к которо- Ну снова подключаетс  регистр 61 пер-ю врго узла управлени  циклом. Так как в.гходы регистров 61 всех узлов 39 у|правлени  циклом соединены парал- 1{ельно, то регистры должны быть трех- стабильньми, т.е. иметь третье отклю ченное) состо ние, поэтому необходимо управл ть считыванием из соответствующего регистра. Такое .управление въшолн етс  при помощи элемента И 58 К;аждого узла управлени  циклом. Если 20 сметчик 63 не переполнен, то на ин- в;ертирующий вход элемента И 58 пос- т;упает разрешающий потенциал и че- pie3 элемент И 58 проходит счетный i-ft fflynbc, который через элемент ИЛИ 59 25 йроизводит считьшание содержимого ре- г)истра 61 в линию. Выбранньй алго- р:итм подготовки адресов заканчивает- dH, как только по витс  сигнал переноса с последнего М-го узла управле- зо ни  циклом, по которому на вход 18 Устройства адресации необходимо подать кодовую комбинацию 00.

Дл  подготовки адресов по алгоритму двоично-разр дной инверсии необходимо в цикле подготовки записать |к|онстанту в регистр 65 узла 40 управлени  двоично-разр дной инверсией. Дл  этого необходимо подать код адре- Са узла 40 на вход 23 блока 20 цик- Q лов и импульс записи - на вход 26 блока 20 циклов. Константа представл ет собой слово, в одном из разр дов которого записана единица, а во всех остальных разр дах - нули. Единица ,г записываетс  в разр д, соответствую- пций циклу,в котором производитс  дво- 1гчнр-разр дна  инверси  адресов. Затем производитс  подготовка узлов управлени  циклами по методике, описанной ранее, причем пор док подготовки режима адресации не имеет значени . В регистр 61 узла 39 управлени  циклом, который управл ет двоично-разр дной инверсией адресов, записьюаетL .55

о  константа, равна  п, где L длина массива, выборка данных из которого производитс  по двоично-раз14187126

р дным адресам. Константа в регистр 61 записьшаетс  в виде двоично-разр дной инверсии, т.е. если константа имеет вид в двоичном изображении

а„2 + а,2 +,

Я-

35

где q - разр дность константы шага, то в регистр 61 узла 39 управлени  циклом константа записьшаетс  в виде

ам а-2о

а,- 2 + а,2 +,...,, 2 ,

где а;е O,l .

Сущность алгоритма подготовки адресов по дво.ично-разр дной инверсии заключаетс  в организации переноса из старших разр дов в младшие при суммировании текущего адреса, запи санного в регистр 8 адреса, и константы шага адреса. Дл  этого в устройство адресации введены два дву входовых мультиплексора 36 и 37. На входы мультиплексора 36 подсоединен выход регистра 8 адреса, причем, на один из входов мультиплексора выход регистра 8 адреса заводитс  в следую щем пор дке следовани  двоичных весов разр дов адреса: 2°, 2..,,2 где q - разр дность адресного слова, назовем этот пор док пр мым или естественным , а на другой вход мультиплексора содержимое регистра 8 заноситс  в пор дке, обратном первому, т.е. -2 , ..., 2 2°, назовем его инверсным пор дком. Выход сумматора 10 подключен к мультиплексору 37 по точно такой же схеме.

Подготовка адреса по двоично- разр дному алгоритму отличаетс  от описанного режима выборки -элементов из М-мерных массивов данных только тем, что в цикле подготовки двоично-разр дного адреса этот цикл отмечен единицей в соответствующем номеру цикла разр де регистра 65 узла 40 управлени . Счетный импульс с выхода элемента И 58 узла 39 поступает иа вход соответствующего элемента И, вход щего в состав элемента 66 на другой вход которого приходит единица с соответствующего,разр да регистра 65 узла 40,- в результате чего этот импульс по вл етс  на выходе 54 узла 40, а затем на выходе 35 блока 20 циклов. С выхода 35 импульс поступает на управл ющий вход мультиплексоров 36 и 37 и коммутиа„2 + а,2 +,

Я-

0 5 о

Q г

5

5

где q - разр дность константы шага, то в регистр 61 узла 39 управлени  циклом константа записьшаетс  в виде

ам а-2о

а,- 2 + а,2 +,...,, 2 ,

где а;е O,l .

Сущность алгоритма подготовки адресов по дво.ично-разр дной инверсии заключаетс  в организации переноса из старших разр дов в младшие при суммировании текущего адреса, запи санного в регистр 8 адреса, и константы шага адреса. Дл  этого в устройство адресации введены два двух- входовых мультиплексора 36 и 37. На входы мультиплексора 36 подсоединен выход регистра 8 адреса, причем, на один из входов мультиплексора выход . регистра 8 адреса заводитс  в следующем пор дке следовани  двоичных весов разр дов адреса: 2°, 2..,,2 , где q - разр дность адресного слова, назовем этот пор док пр мым или естественным , а на другой вход мультиплексора содержимое регистра 8 заноситс  в пор дке, обратном первому, т.е. -2 , ..., 2 2°, назовем его инверсным пор дком. Выход сумматора - 10 подключен к мультиплексору 37 по точно такой же схеме.

Подготовка адреса по двоично- разр дному алгоритму отличаетс  от описанного режима выборки -элементов из М-мерных массивов данных только тем, что в цикле подготовки двоично-разр дного адреса этот цикл отмечен единицей в соответствующем номеру цикла разр де регистра 65 узла 40 управлени . Счетный импульс с выхода элемента И 58 узла 39 поступает иа вход соответствующего элемента И, вход щего в состав элемента 66, на другой вход которого приходит единица с соответствующего,разр да регистра 65 узла 40,- в результате чего этот импульс по вл етс  на выходе 54 узла 40, а затем на выходе 35 блока 20 циклов. С выхода 35 импульс поступает на управл ющий вход мультиплексоров 36 и 37 и коммути714187

рует на выход мультиплексора вход, на который подключен выход регистра 8 (а на мультиплексоре 37 - выход сумматора 10) в инверсном пор дке. Така  схема включени  необходима дл  вычислени  адреса по формуле. .

А,

А„ К,,,,

ы

где А,, А„, KIJ - последующий адрес,

текущий адрес, константа шага соответственно .

Чтобы получить искомый адрес, не- обходимо полученную сумму А., записать в регистр 8 адреса в пр мом пор дке расположени  весов разр дов. Это реализуетс  мультиплексором 37,

Claims (2)

1. Устройство адресации, содержащее элемент ИЛИ, два элемента И, регистр адреса, сумматор, три коммутато ра, регистр индекса, счетчик, дешифратор , блок циклов, причем вход разрешени  вьщачи адреса устройства подключен к первому вх.оду элемента РШИ и к управл ющему входу первого коммутатора , выход которого подключен к информационному входу .регистра адреса , выход которого  вл етс  информационным выходом устройства, первый информационный вход первого коммутатора подключен к выходу второго комму татора и второму информационному входу блока циклов, управл ющий вход второго коммутатора  вл етс  входом признака начального адреса устройства , информационный вход устройства . подключен к первым информационным входам второго и третьего коммутаторов , вход инкрементировани  индекса устройства подключен к счетному входу счетчика, выход которого подключен к второму информационному входу треть его коммутатора, выход которого подключен к информационному входу регистра индекса, выход которого подключен к второму информационному входу второго коммутатора и к информационному входу счетчика, вход тактовых импульсов устройства подключен к первым входам первого и второго элементов И и синхровходу регистра индекса, выход второго элемента И подключен к п тому управл ющему входу блока циклов, вход кода режима

0

0

5

0

5

0

5

0

5

128

адресации устройства подключен к вхо ду дешифратора, первый, второй, тр:.- тий выходы которого подключении соот ветственно к управл ющему входу третьего коь мутатора, к второму ьхо- ду элемента ИЛИ и второму входу второго элемента И, выход элемента ШШ подключен к второму входу первого элемента И, выход которого подключен к синхровходу регистра адреса, вход адреса устройства подключен к первому информационному входу блока циклов , входы признаков записи индек- . сов, чтени  индексов, записи количества индексов и установки работы устройства подключены соответственно к первому, второму, тре ьему и четвертому управл ющим входам блока циклов, информационный вькод котс-- рого подключен к второму информационному входу сумматора, первый управл ющий выход блока циклов подключен к выходу конца цикла работы устройства , отличающе, ес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  двоично-разр дной инверсии, в устройство введены первьм и второй мультиплексоры , причем информационные входы первого мул ьтршлексора соединены с выходом регистра адреса, выход первого мультиплексора соединен с первым входом сумматора, выход которого соединен с информационными входами второго мультиплексора, выход которого соединен с вторым информационньм входом первого коммутатора, управл ющие входы первого и второго мультиплексоров соединены с вторым управл ющим выходом блока циклов.

2. Устройство по п.1, отличающеес  тем, что блок циклов содержит группу из М узлов управлени  циклом, дешифратор, элемент И, элемент М-2И-М-ИЛИ и М разр дный регистр, причем первые входы узлов управлени  циклом соединены с первым входом элемента И и с первым управл ющим входом блока, вторые, третьи и четвертые входы узлов управлени  циклом соединены с вторым, третьим и четвертым управл ющими входами блока соответственно, первые информационные входы узлов управлени  циклом соединены с информационным входом М-разр дного регистра и-с вторым информационным входом блока, вход дешифратора  вл етс  перBbiM информационным входом блока, выходы дешифратора соединены соответственно с п тыми управл ющими входами узлов управлени  циклом и вторым входом элемента И, выход которого соединен,;с синхровходом М-разр дно- го регистра, выходы которого пораз- ; р дно соединены с соответствующими первыми входами элемента М-2И-М-ИЛИ, выход которого  вл етс  вторым управ- 4 ющим выходом блока, информационные 1|ыходы узлов управлени  циклом обра- 4уют информационньА выход блока, вто- ые входы элемента М-2И-М-ИЛИ соеди- йены с первыми управл ющими выходами соответствующих узлов управлени  циклом, шестой вход М-го узла управлени  циклом  вл етс  п тыг управл ющим входом блокаi второй управл ющий выход каждого предыдущего узла управлени  циклом соединен с шестым управл ющим входом следующего узла управлени  циклом, второй управл ющий выход каждого предыдущего узла управлени  циклом соединен с шестым управл ющим входом следующего узла управлени  циклом, второй управл ющий выход первого узла управлени  циклом  вл етс  первьм управл ющим выходом блока.

фиг,2

55

57

at n nt

„ -

J//

62

yjf/t gnpaSASHUff циклом

Л Jl

rJfL

HI

к т

SI

(50

Cff

48

-АД