SU911506A1 - Устройство дл упор дочени данных - Google Patents

Description

(5) УСТРОЙСТВО дл  УПОРЯДОЧЕНИЯ ДАННЫХ

I

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специализированных устройствах обработки информации , в которых требуетс  быстрое упор дочение массива информации , содержащего только четыре числа, поступающих параллельным кодом одно за другим.

Известно устройство дл  классификации двоичных чисел, выполненное на основе двух регистров и схемы сравнени . В нем одновременно производитс  сравнение только двух чисел ПНедостатком известного устройства  вл етс  невысокое быстродействие при выполнении классификации четырех чисел в пор дке убывани  (или возрастани ) их кода, что обусловлено поступлением чисел массива в последовательном коде и сравнительно большим числом операций сравнени .

Наиболее близкое к предлагаемому устоойстао дл  классификации двоичных чисел, содержащее сдвигающий приемный регистр, два буферных запоминающих блока, управл емый элемент задержки, двоичный счетчик, п ть элементов И, два триггера,элемент задержки и формирователь импульсов . В основе классификации чисел лежит анализ каждого из п разto р дов чисел массива на наличие еди ницы или нул . Числа массива поступают одно за другим в последовательном коде .

Недостатком известного устройства

IS  вл етс  его низкое быстродействие, которое зависит от разр дности обрабатываемых чисел.

Цель изобретени  - повышение бы тродействи  устройства.

20

Claims (2)

1. Поставленна  цель достигаетс  тем, что в устройстве дл  упор дочени  данных, содержащем регистры, мультиплексоры, схемы сравнени . элемент ИЛИ, группу элементов И, триггер, посто нное запоминающее устройство, блок пам ти, причем выходы блока пам ти соединены с входами первого и второго мультиплексоров , выходы которых подключены к информационным входам первого и второго регистров соответственно, информационные выходы первого и второго регистров соединены с входами первой схемы сравнени , выход первой схемы сравнени  соединен с входом установки в единичное состо ние триг гера и с первым входом элемента ИЛИ, выход которого подключен к управл ющему входу первого регистра, адресны вЬ(ходы которого соединены с управл ю щими входами первой группы посто нного запоминающего устройства, перва  и втора  группы выходов которог подключены к входам первой и второй групп соответственно третьего и че вертого мультиплексоров и к инфор мационным входам элементов И первой и второй групп соответственно, выходы элементов И первой и второй групп подключены к управл ющим входам первого и второго мультиплексоров соот ветственно входна  информационна  шина устройства соединена с входом блока пам ти, с информационными входами второго мультиплексора и третьего регистра, выходы которого подклю чены к входам первой группы второй схемы сравнени  и к входам четвертог регистра, информационные выходы которого соединены с входами второй группы второй схемы сравнени , выход которой подключен к первому управл ющему входу четвертого регистра,адрес «ые выходы которого соединены с управл к цими входами второй группы посто нного запоминающего устройства перва  управл юща  шина запи(5й устройства подключена к управл ющему входу блока пам ти, втора  управл юща  шина записи устройства соединена с управл ющими входами первого, второго и третьего регистров, треть  управл юща  шина записи устройства подключена к втсфому входу элемента ИЛИ и к BTOpOKiy управл ющему вход четвертого регистра, управл юща  шина запуска устройства соединена с управл ющими входами элементов И пер вой и второй групп и с счетным входом триггера.. На чертеже приведена блок-схема предлагаемого устройства. 9 4 Устройство содержит посто нное запоминающее устройство 1, мультиплексоры 2 и 3, группу элементов И k, триггер 5. схему 6 сравнени , элемент ИЛИ 7, схему 8 сравнени , регистры 9-12, мультиплексоры 13 и 1, блок 15 пам ти, группу элементов И 1б, управл ющие шины 17-19 записи, управл ющую шину 20 запуска и выходные шины 21-2, входную информационную шину 25. Устройство работает следующим образом . Перед началом работы устанавливаюс  в нулевое состо ние все регистры устройства и триггер 5, на управл ющую шину 20 запуска поступает потенциал логического нул , формиру  тем самым на выходах групп элементов И Ц и 16 нулевой код. Блок 15 пам ти состоит из четырех регистров, которые хран т четыре числа массива в соответствии с пор дком их поступлени . Каждый из регистров блока 15 пам ти имеет информационную зону, в которую заноситс  число входного массива, и адресную зону, в которой хранитс  адрес (номер) этого регистра. В адресной зоне первого регистра блока 15 хранитс  код 01, в адресной зоне второго - 10 и т.д. Регистры 9-12 также имеют информаци-; онную и адресную зоны, причем в регистре 11 каждой из зон соответствует отдельный регистр. Каждое из четырех чисел обрабатываемого массива имеет информационную часть и адресную часть (три младших разр да),котора  содержит номер данного числа, соответствующий пор дку его прступлени . Число, поступившее первым, имеет в адресной части код 001, второе число - код 010 и т.д. Работа устройства начинаетс  Q поступлением по входной информационной шине 25 первого числа в параллельном коде, информационна  часть которого записываетс  в первый регистр блока 15 пам ти с поступлением импульса по управл ющей шине 17 записи, а все число записываетс  в регистры 10 и 12 с поступлением импульса по управл ющей шине 18 записи . Нулевой код на управл ющем входе мультиплексора 13 обеспечивает подключение входа регистра 11 к выходу регистра 12, а нулевой код на управл ющем выходе второго мультиплексора 1 - подключение входной информационной шины 25 к регис ру 12, Далее поступает импульс по управл ющей шине 19 записг на второй управл ющий вход регистра 9,чт приводит к записи в него содержимого регистра 10, и через элемент ИЛИ 7 на управл ющий вход регистра 11, ЧТОприводит к записи в него с держимого регистра 12. В начале,вт рого TaKta работы по информационно шине 25 поступает второе число, ин формационна  часть которого с посту лением импульса по управл ющей шине 17 записи записываетс  в информационную зону второго регистра блока 15 пам ти, .само число записываетс  в регистры 10 и 12 с одновременным поступлением импульса по управл ющей шине 18 записи. После этого схе мы 6 и 8 сравнени  выполн ют операции сравнени . Схема 6 сравнени , сравнива  содержимое информационных зон регистров 9 и 10, выдает на выходе импульс только в случае, если содержимое информационной зоны регистра 10 больше содержимого такой же зоны регистра 9. По вившийс  на выходе первой схемы 6 сравнени  импульс , поступа  на первый управл ющий вход регистра 9. приводит к записи содержимого всего регистра 1 в регистр 9- Таким образом, в результате операции сравнени  Двух чи сел в информационной зоне регистра содержитс  больше из двух чисел, а в. адресной зоне - номер этого числа . Схема 8 сравнени  совместно с регистрами 11 и 12 работает совершенно аналогично, однако она выдаёт импульс на выходе только в том случае, если содержимое информацион ной зоны регистра 12 меньше содержи мого информационной зоны регистра 1 1 . Аналогичные процессы происход т в третьем четвертом тактах.. В кон це четвертого такта в информаг ион-г ной зоне регистра, 9 находитс  максимальное из четырех поступивших чисел, а в адресной зоне этого регистра - номер максимального числа. В информационной зоне регистра 11 находитс  минимальное из четырех чисел, а в адресной зоне -.номер ми нимального .числа. Номера максимального и минимального чисел поступают- на адресные входы посто нного запоминающего 66 устройства 1, на выходе которого по вл ютс  номера двух других чисел обрабатываемого массива. В начале п того такта на управл ющей шине 20 запуска по вл етс  логическа  единица, что приводит к прохождению через группы элементов И Л и 16 на управл ющие входы мультиплексоров 13 и }k кодов с соответственно первого и второго выходов посто нного запоминающего устройства 1, а также блокирует запись информации в адресную зону регистра 11. Одновременно трехразр дные коды с выходов посто нного запоминающего устройства 1 поступают на мультиплексоры 2 и 3. При наличии логического нул  на управл ющих входах мультиплексоров 2 и 3 на выходе мультиплексора 2 присутствует код с первого выхода посто нного запоминающего устройства 1, на выходе мультиплексора 3 - код со второго выхода посто нного запоминающего устройства 1. Наличие логической единицы на. управл ющих входах мультиплексоров 2 и 3 соответствует обратному расположению трехразр дных кодов на выходах этих мультиплексоров. Таким образом, на выходе мультиплексора 2 находитс  трехразр дный номер большего из двух оставшихс  чисел массива, на выходе мультиплексора 3 трехразр дный номер меньшего. После по в- / лени  логической единицы на управл ющей шине 20 запуска поступают импульсы на управл ющие шины 19 и 18 записи что приводит к записи в регистры 11 и 12 двоичных чисел из информационных зон тех регистров блока 15 пам ти, номера которых поступили на управл ющие входы соответственно мультиплексоров 13 и 14. Далее схема 8 сравнени  выполн ет операцию сравнени . Наличие или отутствие импульса на выходе схемы 8 равнени  определ етс  соотношением еличин сравниваемых чисел. По вившись на управл ющей шине 20 апуска, единичный сигнал в начале  того такта сбрасывает в нулевое осто 1 1ие триггер 5- Поэтому, если на ыходе схемы 8 сравнени  в п том акте по вл етс  имульс, то он, потупа  на счетный вход триггера 5. станавливает его в единичное сосо ние . 7 Таким образом, к концу п того такта на выходных шинах 21-2 при .сутствуют трехразр дные номера четы рех регистров блока 15 которые хра н т числа массива соответственно уменьшению их абсолютных величин, т.е. процесс упор дочени  массива из четырех чисел закончен. Быстродействие предлагаемого уст ройства определ етс  временем выпо  нени  четырех операций сравнени  независимо от разр дности чисел мас сива. Выигрыш по быстродействию отего применени  по сравнению с устройством-аналогом составл ет 1,5 р за. При равенстве разр дности чисел в предлагаемом устройстве и устройстве-прототипе выигрыш по быстро действию возрастает с ростом разр д ности. Так, при использовании предлагаемого устройства упор дочени  данных в видеопроцессоре имитатора визуальной обстановки (ИБО) с разр дностью двоичных чисел, равной п 10, выигрыш по быстродействию V3,4 составл ет М что позвол ет отображать на экране ;ИВО 6 существенно более сложную, более реальную картину внешней обстановки . Следует также отметить, что его применение дает возможность эффективно совместить по времени работу других блоков видеопроцессора с работой устройства упор дочени  данных. Так, в указанном случае этап непосредственного упор дочени  данных включает четвертый и п тый такты, т.е. упор доченный массив данных по вл етс  спуст  два такта (четвертый и п тый) после око чани  работы блока видеопроцессора формирующего входной массив данных дл  предлагаемого устройства. Формула изобретени  Устройство дл  упор дочени  данных , содержащее регистры, мультипле соры, схемы сравнени , элемент ИЛИ группу элементов И, триггер, посто нное запоминающее устройство,бл пам ти, причем выходы блока пам ти соединены с входами первого и второ го мультиплексороё, выходы которых подключены к информационным входам первого и второго регистров соответственно , информационные выходы первого и второго регистров соедине ны с входами первой схемы сравнени  отличающеес  тем, что, с целью повышени  быстродействи  устройства , в нем выход первой схемы сравнени  соединен с входом установки в единичное состо ние триггера и с первым входом элемента ИЛИ, выход которого подключен к управл ющему входу первого регистра, адресные выходы которого соединены с управл ющими входами первой группы посто нного запоминающего устройства,перва  и втора  группы выходов которого подключены к входам первой и второй групп соответственно третьего и четвертого мультиплексоров и к информационным входам элементов И первой и второй групп соответственно, выходы элементов И первой и второй групп лодключены к управл ющим входам первого и второго мультиплексоров соответственно, входна  информационна  шина устройства соединена с входом блока пам ти, с информационными входами второго мультиплексора и регистра, выходы которого подключены к входам первой группы второй схемы сравнени  и к входам четвертого регистра, информационные выходы которого соединены с входами второй группы второй схемы сравнени , выход которой подключен к первому управл ющему входу четвертого регистра, адресные выходы которого соединены с управ- . л ющими входами второй группы посто нного запоминающего устройства , перва  управл юща  шина записи устройства подключена к управл ющему входу блока пам ти, втора  управл юща  шина записи устройства соединена с управл ющими входами первого, второго и третьего ре|гистров , треть  управл юща  шина записи- устройства подключена к второму входу элемента ИЛИ и к втррому управл ющему входу четвертого регистра , управл юща  шина запуска устройства соединена с управл ющими входами элементов И первой и второй групп и с счетным входом триггера . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № ii66508, кл. G 06 F 7/Q., 1973.
2. 2.Авторское свидетельство СССР № , кл. G 06 F 7/06, 1975 (прототип).