RU1833871C - Устройство дл приема и передачи информации - Google Patents

Abstract

Изобретение относитс  к автоматизированным системам управлени , в частности к устройствам дл  приема и передачи информации территориально-распределенным объектам. Цель изобретени  состоит в повышении надежности устройства. Поставленна  цель достигаетс  путем временной адаптации устройства к временным параметрам управл емых объектов. Устройство содержит сумматоры 5,27 элементы 22, 23, 24 задержки, блоки 1,2,3 пам ти, элементы ИЛИ 14, 15, 16, 17, 18 триггер 29, элементы И 25, 26 генератор тактовых импульсов 30, группу триггеров 11, 12, 13, группу элементов И 8, 9, 10, группу элементов задержки 19, 20, 21 регистр 4. 3 ил.

Description

Изобретение относитс  к автоматизированным системам управлени , в частности к устройствам дл  приема и передачи информации территориально-распределенным объектам, и может быть использовано в сложных АСУ дл  решени  задач управлени , а также дл  автоматического контрол  выполнени  функций АСУ, заданных кортежами команд с указанием фиксированных моментов времени, когда эти команды должны исполн тьс .

Цель изобретени  - повышение надежности устройства путем адаптации его функций к циклам работы объектов управлени .

На фиг,1 представлена блок-схема устройства; на фиг.2 приведена структура кодового слова, хранимого в  чейках пам ти блока; на фиг.З - представлена временна  диаграмма работы устройства.

Устройство включает первый блок 1 пам ти , выполненный в виде посто нного запоминающего устройства, в фиксированных  чейках которого хран тс  (защиты) базовые адреса массивов команд управлени , .второй блок 2 пам ти, выполненный в виде оперативного запоминающего устройства, третий блок 3 пам ти, выполненный в виде ОЗУ, регистр 4, первый сумматор 5, первый сумматор 5, первый счетчик 6, компаратор 7, первую группу элементов 8-10 И, группу триггеров 11-13, первый 14, второй 15, третий 16, четвертый 17 и п тый 18 элементы ИЛИ, группу элементов задержки 19-21, первый 22, второй 23, третий 24 элементы задержки, первый 25 и второй 26 элементы И, второй 27 сумматор, второй счетчик 28, триггер 29 и генератор 30.

В основу построени  устройства положены следующие соображени .

Как и а известном устройстве, все кортежи (последовательности) команд заранее сгруппированы е том пор дке, в котором они необходимы объектам управлени .

CJ

со

00

xs

™«й

Каждому такому кортежу команд присваиваетс  идентификатор Режим с соответствующим номером. В результате этого на пульте управлени  оператора вместо командной фиксированной клавиатуры будут клавиши с надпис ми Режим № 1, Режим № 2, Режим Ns 3 и т.д. (см. фиг.2 прототипа ).

Кортежи команд заранее записываютс  в оперативное запоминающее устройство 2, а их базовые адреса, т.е. адреса записи первых команд в каждом из кортежей, фиксируютс  в  чейках ПЗУ 1.

Вместе с тем, в отличие от прототипа, кроме базового адреса первой команды кортежа , и количества команд в данном кортеже в  чейке пам ти указываетс  и базовый адрес временного интервала, отдел ющего каждую последующую команду от предыдущей .

Длительность каждого из указанных временных интервалов определ етс  временем , необходимым управл емому объекту дл  отработки полученной команды до получени  следующей.

Структура кодового слова, хранимого в фиксированных  чейках блока 1, приведена на фиг,2.

Устройство работает следующим образом . Допустим, оператор нажал клавишу Режим N 1 и сигнал от нажатой клавиши поступил на один из входов 31-33 устройства , например, вход 31, оттуда он подаетс  на импульсный вход элемента 8 И, имеющего еще три потенциальных входа, соединенных с нулевыми выходами соответствующих триггеров 11-13.

В исходном состо нии все триггеры 11- 13, а также регистр 4, сумматор 5, счетчик 6 и сумматор 27 сброшены в О сигналом Установка О с входа 34,

Поскольку все триггеры 11 + 13 наход тс  в нулевом состо нии, то с их нулевых выходов на входы элемента 8 И будут поданы высокие потенциалы и элемент 8 И будет открыт по всем входам. В результате этого входной импульс с входа 31 проходит сразу же на вход считывани  соответствующей фиксированной  чейки пам ти блока 1 и считывает ее содержимое в регистр 4. Причем часть разр дов  чейки (старших), где хранитс  базовый адрес команды, записываетс  в одни разр ды регистра 4, друга  часть  чейки, где хранитс  код числа, подлежащих выдаче команд в этом режиме, записываетс  в другие разр ды регистра, а треть  часть, где хранитс  базовый адрес временного интервала, записываетс  в оставшиес  разр ды регистра 4.

Занесение информации в регистр 4 осуществл етс  тем же импульсом с входа элемента 8 И, задержанным соответствующим элементом задержки 19 группы на врем 

считывани  данных из блока 1 и через элемент 14 ИЛИ, поступающий на синхронизирующий вход регистра 4д.

Этим же импульсом синхронизации с выхода элемента 19 задержки, поступающим на единичный вход триггера 11, последний переводитс  в единичное состо ние и отрицательный потенциал с его нулевого выхода блокирует по соответствующему входу не только элемент 8 И, но

5 также элементы 9 и 10. Поэтому последующее случайное нажатие любой из клавиш Режим NS ни к чему не приведет. Наоборот , высокий положительный потенциал с единичного входа этого триггера 11 через

0 элемент 16 ИЛИ поступает на потенциальный вход элемента 25 И и открывает его, подготавлива  цепь дл  прохождени  импульсов считывани  с выхода элемента задержки 22 через элемент 25 И на вход

5 считывани  блока 2.

С информационных выходов регистра 4 базовый адрес подлежащего выдаче кортежа команд поступает на одни информацион- ные входы сумматора 5, на другие

0 информационные входы которого поступает содержимое счетчика 6. По импульсу с выхода элемента задержки 23, задерживающему импульс на врем  переходных процессов в регистре 4, поступающему через элемент 17

5 ИЛ И на синхронизирующий вход сумматора 5, последний суммирует код базового адреса с кодом счетчика 6. Учитыва , что к этому моменту времени в счетчике хран тс  одни нули (он сброшен), то в сумматоре будет

0 зафиксирован адрес, который с информационных выходов сумматора будет подан на адресный вход блока пам ти 2. Тот же импульс с выхода элемента 23 задержки, задержанный элемент 22 на врем 

5 срабатывани  сумматора 5, в качестве импульса считывани  через элемент 25 И поступает на вход считывани  содержимого  чейки по указанному базовому адресу. В результате этого на информационном выхо0 де блока 2 пам ти по вл етс  код команды, который через информационный выход 35 устройства передаетс  на объекты управлени .

Таким образом, перва  команда корте5 жа выдана. Дл  выдачи следующей за первой команды, импульс считывани  с выхода элемента задержки, во-первых, поступает на счетный вход счетчика 6. фиксиру  единицу в счетчике, а, во-вторых, поступает на вход считывани  третьего блока пам ти 3,

на адресном входе которого установлен код с выхода второго сумматора 27, и считывает код временного интервала в виде обратного кода на вход счетчика 28, куда он заноситс  импульсом синхронизации с выхода элемента задержки 24. Этот же импульс синхронизации поступает на единичный вход триггера 29 и устанавливает его в единичное состо ние, при котором.последний высоким потенциалом открывает элемент 26 И и генератор 30 через него подключаетс  к счетному входу счетчика 28.

Как только счетчик 28 переполнитс  числом импульсов, количество которых равно временному интервалу, на его выходе по вл етс  импульс переноса, который, во- первых, через элемент 18 ИЛИ срабатывает триггер 29 в исходное состо ние, а, во-вторых , через элемент 17 ИЛИ поступает на синхронизирующие входы сумматора 5, суммирующего базовый адрес регистра 4 с единицей, зафиксированной в счетчике 6, и сумматора 27, суммирующего базовый адрес временного интервала с единицей счетчика 6.

Тот же импульс, задержанный элемен- то м 22 задержки на врем  суммировани  кодов и прошедший элемент 25 И, поступает на вход считывани  блока пам ти 2 и считывает очередную команду на выход 35.

Процесс выдачи команд (одна задругой) с заданными интервалами, продолжаетс  описанным выше образом до тех пор, пока компаратор 7 не зафиксирует равенство кодов в счетчике 6 и регистре 4, что свидетельствует о том, что весь перечень команд, составл ющих кортеж Режим № 1, на выход устройства выдан.

Равенство кодов счетчика 6 и регистра 4 фиксируетс  в момент подачи на синхронизирующий вход компаратора 7 импульса с выхода элемента 17 ИЛИ. Выходной импульс компаратора 7 через элемент 15 ИЛИ поступает на установочные входы регистра 4, сумматора 5, счетчиков 6, 27 и триггеров 11-13, возвраща  триггер 11 из единичного в нулевое состо ние и подтвержда  нулевое состо ние триггеров 12, 13. Триггер 11, возвраща сь в исходное состо ние, снимает с единичного выхода высокий потенциал, поддерживающий элемент 25 И в открытом состо нии, и последний блокирует цепь прохождени  импульсов считывани  на вход считывани  блока 2 пам ти. После этого устройство готово к выдаче команд управлени  в других режимах.

Таким образом, введение новых узлов и элементов позволило существенно повысить надежность функционировани  устройства .

Claims (1)

1. Формула изобретени  Устройство дл  приема и передачи информации , содержащее группы триггеров, инверсные выходы которых соединены с 5 объединенными соответствующими управл ющими входами элементов И группы, информационные входы которых  вл ютс  информационными входами устройства, выходы элементов И группы подключены к со0 ответствующим входам считывани  первого блока пам ти и к входам соответствующих элементов задержки группы, выходы которых соединены с первыми вхо- дами соответствующих триггеров группы и

   5с соответствующими входами первого элемента ИЛИ, регистр, информационный вход которого подключен к выходу первого блока пам ти, синхронизирующий вход соединен с выходом первого элемента ИЛИ, первый

   0 сумматор, входы первой и второй группы которого подключены соответственно к первой группе регистра и выходам первого счетчика, установочный вход первого сумматора соединен с выходом второго элемен5 та ИЛИ, выход первого сумматора подключен к адресному входу второго блока пам ти, выход которого  вл етс  информационным выходом устройства, первый элемент И, первый вход которого соединен с

   0 выходом первого элемента задержки, выход подключен к входу считывани  второго блока пам ти и счетному входу первого счетчика , установочный вход которого соединен с выходом второго элемента ИЛИ, выход под5 ключей к первым информационным входам компаратора, вторые информационные входы которого соединены с выходами второй группы регистра, выход подключен к первому входу второго элемента ИЛИ, второй

   0 вход которого  вл етс  установочным входом устройства, выход подключен к вторым входам триггеров группы, пр мые выходы которых соединены с соответствующими входами третьего элемента ИЛИ, выход ко-.

   5 торого подключен к второму входу первого элемента И, второй элемент задержки и четвертый элемент ИЛИ, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены генератор такто0 вых импульсов, третий элемент задержки и блок пам ти, п тый элемент ИЛИ, триггер, второй элемент И, второй сумматор, информационные входы первой и второй группы которого соединены соответственно с выхо5 дом первого счетчика и с выходами третьей группы регистра, установочный вход подключен к выходу второго элемента ИЛИ, синхронизирующий вход соединен с выходами четвертого элемента ИЛИ, первый вход которого подключен к выходу второго

   элемента задержки, выход соединен с входом первого элемента задержки, синхронизирующими входами компаратора, первого и второго сумматоров, вход третьего элемента задержки подключен к выходу первого элемента И, адресный вход третьего блока пам ти соединен с выходом второго сумматора, вход считывани  подключен к выходу первого элемента И, первый вход п того элемента ИЛИ соединен с выходом второго элемента ИЛИ, первый вход триггера подключен к выходу третьего элемента задержки, вход соединен с выходом п того элемента ИЛИ, первый вход второго зле

   мента И подключен к пр мому выходу триггера , выход генератора тактовых импульсов соединен с вторым входом второго элемента И, выход которого подключен к счетному входу второго счетчика, информационный вход которого соединен с выходом третьего элемента пам ти, синхронизирующий вход подключен к выходу третьего элемента задержки , установочный вход соединен с выходом второго, элемента ИЛИ, выход второго счетчика подключен к вторым входам четвертого и п того элементов ИЛИ, выход первого элемента ИЛИ соединен с входом второго элемента задержки.

   tf0s)-ffff f 0#aw# ff #e/#t/0/ ffa/t/newe

   Редактор

   Составитель Р. Исаенко

   Техред М.МоргенталКорректор М. Керецман

   Ф#г.З

   2