SU1624465A1 - Устройство дл сопр жени электронной вычислительной машины с каналами св зи - Google Patents

Abstract

Устройство дл  сопр жени  электронной вычислительной машины с каналами св зи относитс  к вычислительной технике и автоматике. Цель изобретени  - расширение функциональных возможностей устройства путем регистрации информации о выключении каналов св зи. Цель достигаетс  тем, что в устройство, состо щее из пам ти адресов, коммутатора адреса, схемы сравнени , счетчика числа записанных адресов , счетчика числа считанных адресов, триггера, элемента И, распределител , элемента ИЛИ, генератора тактовых импульсов , счетчика адресов, дешифратора адреса, первого коммутатора информации и группы элементов И, введены второй коммутатор информации, группа триггеров и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 ил.

Description

Изобретение относитс  к структурным схемам устройств дл  сопр жени  электронных вычислительных машин с каналами св зи и может быть использовано в автоматизированных системах научного исследовани  сварочного процесса, например, дл  изучени  микроскопических и быстропроте- кающих  влений в процессе сварки.

Цель изобретени  - расширение функциональных возможностей путем регистрации информации о выключении каналов св зи.

На чертеже представлена функциональна  схема устройства.

Схема содержит первый коммутатор 1 информации, дешифратор 2 адреса, счетчик 3 адресов, генератор 4 тактовых импульсов, распределитель 5 импульсов, триггер 6, элемент И 7, коммутатор 8 адреса, пам ть 9 адресов, элемент ИЛИ 10. схему 11 сравнени , счетчик 12 записанных адресов, счетчик 13 считанных адресов, элементы И 14 группы, второй коммутатор 15 информации, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 группы , триггеры 17 группы.

Устройство работает следующим образом .

После подачи питани  ЭВМ выдает команду , привод щую все периферийные устройства в исходное состо ние. При этом счетчик 12 числа записанных адресов, счетчик 13 числа считанных адресов, триггер 6 и триггеры 17 устанавливаютс  в исходное состо ние . Триггер 6 подготавливает коммутатор 8 адреса к пропусканию сигналов счетчика 13 числа считанных адресов и пам ть 9 адресов к операции Чтение. Импульсы с генератора 4 тактовых импульсов поступают на тактовый вход счетчика 3 адресов , на выходе которого формируютс  коды номеров каналов св зи.

Ј

О

го

о ел

При работе с устройством Г( В М устанавливает сигнал на входе .игча работы устройства . При этом устройство прииодитс  в рабочее состо ние - режим ожидани  внешней информации. Импульсами генератора Л тактовых импульсов через счетчик 3 адресов и дешифратор 2 адреса опрашиваетс  коммутатор 15 информации. Пои отсутствии информации на информационных входах устройства, на выходе коммутатора 15 информации будет отсутствовать сигнал, который должен поступать на элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 группы. Так как триг-оры 17 установлены в исходное состо ние и под ч ют на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 группы уровни лог. О, то на выходе этих элементов, z соответственно и на выходе коммутатора 1 сигнал отсутствует.

При по влении сигнала на каком-либо входе коммутатора 15 информации в момент поступлени  на его адресный входсиг- .алз опроса этого канала на выходе также сформируетс  сигнал высокого уровн . Этот сигнал поступает на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 группы. Так кг к на первых входах этих элементов сигналы отсутствуют, триггеры 17 установлены   исходное, то н их выходах установ тс  сигнал высокого уровн . Сигнал опроса этого кзнс ла св зи поступает также на адресные «ходы коммутатора 1 и пропускает сигнал с с ттветствующего информационного входа L «зыход Этот сигнал проходит через зле- ieni 11 7. блокирует счетчик 3 адресоа и устанавливает триггер 6 в единичное состо ние . При этом триггер С переключает коммутатор 8 адреса на пропускание сигналов со счетчик 12 числа записанных адресов, подготавливает пам ть 9 адресов по входу задани  режима к операции Запись и разрешает по входу блокировки счет тактовых импульсов распределителем 5.

По сигналу с первого выхода распредели шл  5 через элемент ИЛИ 10 происходит запись с выходов счетчика 3 в пам ть 9 адресов кода номера канала опрашиваемого коммутатором 15 информации. В пам ть 9 адресов записываетс  также лог. 1 .. выхода коммутатора 15 информации. Эта информаци  записываетс  п  чейки пам ти 3 адресов по адресу, который поступает через коммутатор 8 адреса с выходов счетчика 12 числа записанных адресов. Таким образом , з пам ть 9 адресов занесен код номера канала, на котором по вилс  сигнал и в одном разр де признак включени  канала - лог. 1, Сигнал с второго выхода распределител  5 увеличивает код счетчика 12 числа записанных адресов на единицу, подготавлива  к записи  чейки пам ти 9 адресов со следующим адресом. Сигнал с третьего выхода распределител  5 поступает на входы элементов И 14 и через один из них, выбранный дешифратором 2, устанавливает в единичное состо ние один из триггеров 17. Тем самым в этом триггере 17 запоминаетс  информаци  о том, что по вление сигнала на данном канале записано в пам ть 9 адре0 сов. Сигнал с выхода триггера 17 поступает на соответствующий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16. Это приводит к сн тию сигнала с выхода этого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16 и соответствую5 щего информационного входа коммутатора 1, опрашиваемого дешифратором 2. Последовательно сигнал снимаетс  с входа элемента И 7, единичного входа триггера 6 и входа блокировки счетчика 3 адресов. Затем

0 сигнал с нулевого выхода распределител  5 устанавливает триггер 6 в исходное состо ние .

Устройство переходит в режим ожидани  очередной информации. При этом через

5 цикл счетчика 3 адресов оп ть будет опрашиватьс  уже считанный канал, но совпадение двух сигналов высокого уровн  на соответствующем элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 16 будет запрещать повторное

0 считывание этого канала.

Если сигнал с этого канала будет сн т, то в момент опроса этого канала на выходе коммутатора 15 информации по витс  сигнал низкого урозн . Соответственно на аыГ ходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16 по витс  сигнал высокого уровн . Согласно вышеописанному это приведет к очередной блокировке счетчика 3 адресов и соответственно к записи в пам ть 9 адресов кода

0 номера канала, на котором выключен сигнал , а в первый разр д будет записан при- знак выключени  канала - лог. О. Возвращение устройства в исходное состо ние будет происходить аналогично, причем

5 триггер 17, установленный в единичное состо ние , будет сброшен в исходное.

Согласно вышеописанному при каждой операции Запись в пам ть 9 адресов состо ние счетчика 12 числа записанных адре0 сов увеличиваетс  на единицу, а состо ние счетчика 13 числа считанных адресов остаетс  исходным. В результате неравенства кодов на входах схемы 11 сравнений на ее выходе формируетс  сигнал высокого уроа5 н , который поступает на выход готовки устройства и информирует ЭВМ о наличии записанной информации. Если ЭВМ зан та обработкой более приоритетной программы , то информаци  с каналов св зи будет продолжатьс  заноситьс  в пам ть 9 адресов . При этом показани  счетчика 12 числа записанных адресов и счетчика 13 числа считанных адресов будет все более рассогласованными .

Дл  считывани -информации из пам ти 9 адресов ЭВМ снимает разрешение с входа режима работы устройства и подает сигнал на вход операции чтени  устройства Дл  исключени  потери информации, если сн тие сигнала на входе режима работы устройства происходит в момент выдачи распределителем 5 импульсов записи информации , ЭВМ делает задержку сигнала по входу операции чтени  устройстэа и после сброса триггера 6 через элемент ИЛИ 10 читает  чейку 9 пам ти с адресом, хран щимс  в счетчике 13, число считанных адресов . Задним фронтом сигнала на входе операции чтени  устройства счетчик 13 числа считанных адресов устанавливаетс  в следующее состо ние. Тем самым счетчик 13 числа считанных адресов догон ет счетчик 12 числа записанных адресов и считывание информации происходит до получени  сигнала низкого уровн  на выходе схемы 11 сравнени .

После окончани  считывани  ЭВМ восстанавливает сигнал на входе режима работы устройства и устройство переходит в режим ожидани  информации.

Claims (1)

1. Формула изобретени  Устройство дг.  сопр жени  электронной сычислительной машины с каналами св зи, содержащее генератор тактовых импульсов , дешифратор адреса, счетчик адресов , первый коммутатор информации, группа адресных входов которого через дешифратор адреса подключена к группе выходов счетчика адресов, тактовый вход которого соединен с выходом генератора тактовых импульсов и тактовым входом распределител  импульсов, первый выход которого подключен к входу сброса триггера, установочный вход которого подключен к входу блокировки счетчика адресов и выходу элемента И, первый и второй входы которого соединены соответственно с выходом первого коммутатора информции и с входом режима работы устройства элемент ИЛИ, группу элементов И, счетчик числа записанных адресов, счетчик числа считанных адресов , схему сравнени , коммутатор адреса, управл ющий вход которого подключен к выходу триггера, входу блокировки распределител  импульсов и входу задами  рс-жи- 5 ма пам ти адресов, группа выходов которой  вл етс  группой информационных канальных выходов устройства, вход синхронизации пам ти адресов соединен с выходом элемента ИЛИ, а адресный вход-с выходом 10 коммутатора адреса, первый информационный вход которого подключен к первому входу схемы сравнени  и выходу счетчика числа записанных адресов, а второй информационный вход - к выходу счетчика числа 5 считанных адресов и второму входу схемы сравнени , выход которой  вл етс  выходом готовности устройства, второй, третий и четвертый выходы распределител  импульсов соединены соответственно с пер0 вым входом элемента ИЛИ. тактовым входом счетчика числа записэннчх адресов и первыми входами элементов И группы, вторые входы которых подключены к группе выходов дешифратора адреса, второй вход

   5 элемента ИЛИ и тактовый вход счетчика числа считанных адресов подключены к входу синхронизации операции чтени  устройства , отличающеес  тем, что, с целью расширени  функциональных возможно0 стей устройства путем регистрации информации о выключении каналов св зи, в него введены второй коммутатор информации, группа триггеров и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем группа выходов

   5 дешифратора адресов подключена к группе адресных входов второго коммутатора информации , группа информационных входов которого  вл етс  группой информационных входов устройства, а выход соединен с

   0 информационным входом пам ти адресов и первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходами подключенных к группе адресных входов первого коммутатора информации, а вторыми входами - к

   5 пр мым выходам триггеров группы, синх- ровходы которых соединены с выходами соответствующих элементов И группы, информационный вход каждого триггера группы соединен со своим инверсным выхо0 дом, группа информационных входов пам ти адресов соединена с группой выходов счетчика адресов.