SU1619244A1 - Устройство дл ввода информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и дискретной автоматике , в частности к устройствам дл  опроса двухпозиционных датчиков в системах телесигнализации. Целью изобретени   вл етс  расширение области применени  путем повторного ввода информации в произвольные моменты времени . Сущность изобретени  заключаетс  в блокировке опроса коммутационного элемента в течение одного такта путем записи в регистр управл ющего кода,  вл ющегос  адресом коммутационного элемента. Это достигаетс  введением в устройство дл  ввода информации , содержащее усилители 1, коммутационные элементы 2, коммутатор 4, элемент И 5, регистр 6, блок 7 сравнени , блок 9 управлени , блок 10 оперативной пам ти, формирователи 8 сигналов с соответствующими св з ми. Предлагаемое устройство может найти применение при опросе датчиков в системах телесигнализации. 1 з.п. ф-лы, 4 ил. «3 (/

Description

Иэобретение относится к вычислительной технике и дискретной автоматике, предназначено для ввода информации о состоянии источников дискретных сообщений, в частности сигналов состояния двухпозиционных датчиков исполнительной автоматики, в управляющую вычислительную систему и может быть использовано в составе системы телеуправления-телесигнализации для ввода телесигналов в управляющую вычислительную систему.

Цель изобретения - расширение области ввода менты

На применения за счет повторного информации в произвольные мовремени.

фиг. 1 представлена структурная схема устройства для ввода информации; на фиг. 2 - схема формирова3. - схема бло-

- блок теля сигналов; на фиг. ка управления; на фиг. ративной памяти.

Устройство (фиг. 1) тели .1, коммутационные one· содержит элементы усили(кон- 25 такты релейного абонента) 2, вход начальной установки устройства 3, коммутатор 4, элемент И 5, регистр 6, блок 7 сравнения, формирователь 8 им, пульсов, блок 9 управления, блок 10 оперативной памяти, входы (выходы) 11 - 15 устройства, входы и выходы 16-26 блоков.

Входы усилителей 1 соединены через соответствующие коммутационные элементы 2 релейных абонентов с шиной питания.

Формирователь 8 сигналов (фиг.2) .содержит первый 27 и второй 28 триггеры, элемент И-НЕ 29, третий триггер· 30, элемент ИЛИ 31, дешифратор 32, элемент ИЛИ-НЕ 33.

Блок 9 управления (фиг. 3) содер-. жит генератор 34 тактовых импульсов (ГТИ), распределитель 35 импульсов (РИ),'первый и второй элементы ИЛИ 36 и 37, первый элемент И 38, первый 39 и второй 40 триггеры, генератор 41 одиночных импульсов (ГОИ), коммутатор 42, счетчик 43, второй элемент И 44, третий триггер 45, третий и чет-” вертый элементы И 46 и 47.

Распределитель 35 импульсов построен на восьмиразрядном сдвигателе на D-триггерах, замыкаемом в кольцо. Номера выходов РИ 35 соответствуют номерам тактов его выходных сигналов.

ГОИ 41 обеспечивает формирование импульса установки в ноль счетчика 43 счиобнизнаи триггера 45 при смене значения сигнала на входе ГОИ 41 с нулевого на . единичный уровень.

Блок 10 оперативной памяти предназначен для записи и хранения информа- . ционного сигнала, задержанного на один такт, и выдачи его в прямом коде. Блок 10 оперативной памяти (фиг.4) содержит коммутатор 48, первый и второй D-триггеры 49 и 50, буферное оперативное запоминающее устройство (БОЗУ) 51 с первого по третий элементы И 52 - 54 соответственно, элемент ИЛИ 55.

В состав БОЗУ 51 входят накопитель и связанные с ним элементы формирования информационных входов, адресного входа, сигналов режима (запись тывание) и строба выборки.

Устройство работает следующим разом.

В исходном состоянии сигналом кого уровня, поступающим с входа чальной установки 3 через элемент ИЛИ 31, устанавливается в ноль триггер 27 формирователя 8 и регистр 6. На выходе триггера 28 формирователя 8 также устанавливается сигнал низкого уровня, а на выходе элемента И-НЕ 29 формирователя 8 устанавливается высокий уровень сигнала, не препятствующий прог . . хождению сигнала с выхода коммутатора 4 через элемент И 5 на информационный вход 23 блока 10 оперативной памяти, Прием информации в блок 10 оперативной памяти производится опросом выходов усилителей 1 с помощью коммутатора 4 в процессе циклического изменения адреса на адресных выходах 15 блока 9 управления. Сигналы на входы усилителей 1 поступают с шины питания через коммутационные элементы 2.

При поступлении напряжения на вход усилителя 1 (если замкнут соответствующий элемент 2) на выходе усилителя 1 появляется- единичный сигнал.

Блок 10 оперативной памяти имеет два режима работы в соответствии со значением сигнала на его входе 22; режим фиксации сигналов, поступающих на вход 23 блока 10, в БОЗУ 51, соответствующий нулевому сигналу, и режим опроса БОЗУ 51, соответствующий единичному сигналу. За один цикл опроса, продолжительность которого соответствует изменению сигнала на выходе счетчика 43 блока 9 управления в пределах его разрядной сетки, сигналы от всех коммутационных элементов 2 через ком ⁵ · 161924 мутатор 48 и D-триггер 49 записываются в первый разряд соответствующих ячеек БОЗУ 51. Во всех последующих циклах опроса одновременно с поступлением сигнала от очередного коммута- $ ционного элемента 2 на прямой вход элемента И 53 на его инверсный вход поступает сигнал с выхода первого разряда БОЗУ 51, зафиксированный в БОЗУ 51 в предыдущем цикле опроса. Если в предьщущем цикле опроса сигнал имел нулевое значение, а в текущем цикле имеет единичное значение, что свидетельствует о появлении соответствующего сигнала, то с помощью схемы обработки фронтов, состоящей из элементов И 53, 52, элемента ИЛИ 55, элемента И 53 и D-триггера 50 во втором разряде ячеек БОЗУ 51, количество 20 которых равно количеству коммутационных элементов 2, фиксируются факты появления сигналов на выходах соответствующих усилителей 1.

Формирование выходных сигналов 25 устройства осуществляется при каждом поступлении на вход блока 9 управления единичного сигнала с входа 11 о устройства, например из управляющей вычислительной системы. Под воздействием выходного сигнала D-триггера 40 ГОИ 41 формирует импульс, осуществляю_ащий сброс счетчика 43 и установку триггера 45 в ноль.

Тактовые импульсы с первого выхода РИ 35,поступают через элемент И 47 и коммутатор 42 на счетчик 43. Сигнал с выхода второго разряда БОЗУ 51 поступает на второй вход элемента И 44 блока 9 управления, на первый вход которого поступает единичный сигнал с выхода D-триггера 40.

На вход второго разряда БОЗУ 51 поступает нулевой сигнал с выхода элемента И 54 через D-триггер 50. Так . происходит до тех пор, пока на выходе второго разряда БОЗУ 51 блока 10 оперативной памяти не появится первый единичный сигнал.

При этом выходной сигнал элемен- зд та И 44 блока 9 управления устанавливает в единичное состояние триггер 45, который своим выходным сигналом закрывает элемент И 47 и блокирует, таким образом, изменение адресов в $$ счетчике 43.

При этом на выходах 14 и 15 блока 9 управления формируются соответственно единичный сигнал наличия теле *

сигнала с выхода элемента И 46 и его двоичный код. Во второй разряд ячейки БОЗУ 51, в которой зафиксировано появление сигнала, записывается нулевой код. Выходным сигналом элемента И 46 триггер 39 сбрасывается. При установлении на входе 22 блока 10 оперативной памяти сигнала низкого уровня последний вновь переключается в режим опроса коммутационных элементов 2. Для опроса состояния коммутационного элемента 2 или повторного ввода информации при замкнутых контактах осуществляется запись в регистр 6, например, с выхода управляющей вычислительной системы, управляющего кода, являющегося адресом соответствующего коммутационного элемента 2. На выходе блока 7 сравнения при совпадении текущего значения кода адреса с кодом, записанным в регистре 6, формируется единичный сигнал. .

Для обеспечения надежной блокировки опроса коммутационного элемента 2, адрес которого записан в регистр 6, из асинхронного сигнала на входе 12 устройства, фиксируемого с помощью триггера 27, на выходе триггера 28 формирователя 8 формируется синхронный сигнал разрешения блокировки опроса .

Выходным сигналом элемента И-НЕ 29 формирователя 8 с помощью элемента И 5 в течение одного такта опроса, пока сохраняется единичный сигнал на выходе блока 7 сравнения, блокируется выходной сигнал коммутатора 4. При этом в первом разряде ячейки БОЗУ 51 блока 10 оперативной памяти, адрес которой определяется записанным в регистр 6 управляющим словом, фиксируется отсутствие сигнала соответствующего коммутационного элемента 2. Импульс сброса регистра 6 и триггера 27 формирователя 8 формируется на выходе триггера 30 формирователя 8, D-вход которого соединен с шиной нулевого потенциала, по положительному спаду выходного импульса элемента И-НЕ 29, после чего в ближайшем цикле опроса во втором разряде соответствующей ячейки БОЗУ 51 в случае, если коммутационный элемент 2 замкнут, фиксируется факт появления сигнала, адрес которого задан управляющим кодом в регистре 6. В ближайшем цикле ввода будет осуществлен ввод указанного сигнала (если к моменту ввода не появится сигнал с'более высоким приоритетом, например, аварийный сигнал, имеющий меньший адрес).

В этом случае ввод сигнала будет осуществлен в одном из следующих цик- $ лов ввода в соответствии с приоритетом этого сигнала. Дня предотвращения сброса регистра 6 и триггера 27 во время работы блока 10 оперативной памяти в режиме опроса БОЗУ 51 выходным сигналом триггера 40 блока 9 упг· давления с помощью элемента, ИЛИ-НЕ 33 формирователя 8 осуществляется блокировка сигнала на синхровходе триггера. 30 формирователя 8. Если опрашиваемый коммутационный элемент 2 разомкнут, то на выходе- устройства сигнал От этого коммутационного элемента не появится.

В предлагаемом устройстве обеспечивается опрос состояния любого из коммутационных элементов в произвольные моменты времени и повторный ввод информации при замкнутом состоянии 25 коммутационных элементов, Это повышает достоверность ввода информации в предлагаемом устройстве и повышает его надежность. Осуществление блокировки опроса коммутационного элемента в течение только одного такта опроса сохраняет высокое быстродействие устройства.

Claims (2)

1. Устройство для ввода информации, содержащее коммутационные элементы, коммутатор, элемент И, блок оперативной памяти, блок управления, блок _ζ сравнения, регистр, усилители, входы которых через коммутационные элементы соединены с шиной питания, выходы усилителей соединены с информационными входами коммутатора, выход которо- _ζ го соединен с первым входом элемента И, выход которого соединен с информационным входом блока оперативной памяти, выход которого соединен с входом установки блока управления, вход _s выбора режима блока управления явля- “ ется входом запроса устройства, первый выход блока управления является информационным выходом устройства, второй, третий, четвертый и пятый выходы блока управления соединены с тактовым, чтения-записи, стробирующим

и.управляющим входами блока оперативной памяти соответственно, выходы группы блока управления соединены с адресными входам-ι коммутатора и блока оперативной памяти, входами первой группы блока сравнения и являются адресными выходами устройства, отличающееся тем, что, с целью расширения области применения за счет повторного ввода информации в произвольные моменты времени, в устройство введен формирователь импульсов, адресные входы которого соединены с выходами группы блока управления, первый выход формирователя сигналов соединен с входом сброса регистра, информационные входы которого являются информационными входами устройства, выходы регистра соединены с входами второй группы блока сравнения, выход которого соединен с информационным входом формирователя импульсов, второй выход формирователя импульсов соединен с вторым входом элемента И, вход записи регистра и первый установочный вход формирователя импульсов являются стробирующим входом устройства, шестой и седьмой выходы блока управления соединены со стробирующим входом и вторым·установочным входом формирователя импульсов, пятый выход блока управления соединен с третьим установочным входом формирователя импульсов, вход начальной установки которого является входом начальной установки устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что формирователь импульсов содержит три триггера, дешифратор, элемент И-НЕ, элемент ИЛИ-HE, элемент ИЛИ, выход которого соединен с входом сброса первого триггера и является первым выходом формирователя, выход первого триггера соединен с информационным входом второго триггера, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с синхровходом третьего триггера и является вторым выходом формирователя, информационный вход третьего триггера, соединен с шиной нулевого потенциала, выход третьего триггера, соединен с первьпч входом элемента ИЛИ, второй вход которого является входом начальной установки формирователя, первый, и второй входы элемента ИЛИ-НЕ являются вторым и третьим установочными входами формирователя, выход элемента ИЛИ-HE соединен с установочным входом третьего триггера, вход установки первого триггера является первым установочным входом формирователя, второй вход элемента И-НЕ является информационным входом формирователя, информационные и стробирующий входы дешифратора являются соответственно адресными и стробирующим входами формирователя, выход дешифратора соединен с синхро входом второго триггера.