SU1163357A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАП(ШНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки пам ти ,, входы данных которых объединены и  вл ютс  инфopмaциoнны ш входами устройства, выходы блоков пам ти соединены между собой и  вл ютс  информационными выходами устройства, первые адресные входы блоков пам ти соединены с выходами первой группы блока формировани  адреса, вторые адресные входы блоков пам ти подключены к выходам второй группы блока формировани  адреса и к входам первого и второго дешифраторов, выходы которых соединены соответственно с первыми и вторыми входами триггеров, третьи входы которых подключены к первому входу блока формировани  адреса, который  вл етс  первым управл ющим входом устройства, выходы триггеров соединены соответственно с первыми входами ключей, вторые входы которых подключены к шине питани , выходы ключей соединены с шинами питани  соответствующих блоков пам ти, первые входы управлени  которых соединены с вторым входом блока формировани  адреса и  вл ютс  вторым входом устройства , вторые входы управлени  блоков пам ти соединены с третьим входом блока формировани  адреса и третьим управл ющим входом устройства , отличающеес  тем, что, с целью расширени  области применени  путем обеспечени  возможности последовательного и перекрестно-последовательного обращени , оно содержит мультиплексор , первый, второй и третий элементы И, первый и второй элементы задержки, формирователь и дополнительный триггер, первый и второй входы которого соединены соответственно с nepBbiM управл ющим входом устройства и выходом мульти (Л плексора, третий вход дополнительного триггера соединен с выходом первого элемента И и первым входом второго элемента И и через первый элемент задержки с вторым входом второго элемента И, третий вход которого соединен с выходом дополф со со ел нительного триггера, а выход второго элемента И подключен к входу стробировани  второго дешифратора, входы первого элемента И соединены соответственно с выходами первой группы блока формировани  адреса и третьим управл ющим входом устройства , входы третьего элемеита И подключены соответственно к выходам первой группы блока формировани  адреса и второму управл ющему входу устройства, выход третьего элемента И соединен с входом формировател , выход которого подключен к входу стробировани  мультиплексора и через второй элемент задержки к входу стробировани  первого деши атора,

Description

одни входы мультиплексора подключены к выкодам второй группы блока формировани  адреса а другие входы

1163357

мультиплексора соединены с соответствующими выходами триггеров, кроме дополнительного.

Изобретение относитс  к вычисли ,тельной технике и может быть использовано в качестве буферного запоминающего устройства (БЗУ) в системах сбора и регистрации информации а также каналов и устройства обмена .

Цель изобретени  - расширение области применени  устройства путем обеспечени  возможности послёдовательного и перекрестно-последовательного обращени .

На фиг. представлена структурна  схема предлагаемого БЗУ; на фиг. -2 - структурна  схема блока формировани  адреса дл  БЗУ с последовательным обращением на фиг.Зто же, дл  БЗУ с перекрестно-последовательным обращением; на фиг. 4 .структурна  схема блока пам ти

БЗУ содержит блоки 1 пам ти, входные шины 2 данных, выходные шины 3 данных, блок 4 формировани  адреса, первый дешифратор 5, второй дешифратор 6, триггеры 7, шину 8 установки, ключи 9, шину 10 питани  шину 11 синхронизации записи, шину 12 синхронизации чтени , мультиплексор 13, первый элемент И 14, второй элемент И 15, третий элемент И 16, первый элемент 17 задержки, второй элемент 18 задержки и дополнительны триггер 19, формирователь 20. Блок 4 формировани  адреса дл  БЗУ с последовательным обращением содержит счетчик 21 адреса, триггер 22 и элемент ИЛИ 23.

Блок 4 формировани  адреса дл  БЗУ с перекрестно-последовательным обращением содержит счетчик 24 адре са записи, счетчик 25 адреса чтени , счетчик 26 объема, триггер 27, элемент ИЛИ-И 28, элемент ИЛИ 29, Блок 1 пам ти содержит схемы 30 пам ти, элементы И 31, элементы ШШ 32, формирователи 33, элемент И 34, элементы 35 задержки.

Устройство работает следующим образом.

Перед началом работы сигналы по шине 8 установки все триггеры 7, кроме первого, устанавливают в нулевое состо ние, Первый триггер 7 устанавливаетс  в единичное состо ние , также какдополнительный триггер 19. В качестве триггеров 7 и триггера 19 могут быть использованы триггеры с установочными входами . Начальна  установка D триггеров 7 осуществл етс  по D-входам ,а триггера 19 - по установочному входу. Сигналом по шине 8 установки осуществл етс  установка в исходное состо ние блока 4 формировани  адреса, а именно: устанавливаютс  в нулевое состо ние счетчик 21 адреса и триггер 22 дл  БЗУ с последовательным обращением, устанавливаютс  в нулевое состо ние счетчик 24 адреса записи, счетчик 25 адреса чтени , счетчик 26 объема и триггер 27 дл  БЗУ с перекрестно-последовательным обращением . Высокий уровень сигнала на выходе первого триггера 7 разрешает прохождение через первый ключ 9 питающего напр жени  к первому блоку 1 пам ти. Низкий уровен сигнала на выходах остальных триггеров 7 блокирует прохождение питающего напр жени  на все блоки I пам ти, начина  с второго.

Рассмотрим работу устройства в случае его использовани  в качестве БЗУ с перекрестно-последовательным обращением.

С приходом информа|Ционной посылки на шины 2 данных в сопровождении синхросигнала по шине 11 синхронизации записи осуществл етс  запись данных в первую  чейку первого блока 1 пам ти. Запись данных осуществл етс  по адресу, сформированному на счетчике 24 адреса

записи, выходы которого сигналом на шине 11 синхронизации записи подключаютс  через элементы 28 И-ИЛИ к адресным входам блоков 1 пам ти. Выбор блока 1 пам ти осуществл етс  старшими разр дами счетчика 24 адреса записи, сигналы с которых подаютс  на первые входы элементов И 34 блоков 1 пам ти, вторые входы элементов И подключены через элементы ИЛИ 32 к шине 11 синхронизации записи.

Каждый элемент И 34 настраиваетс  на определенную комбинацию пр мых и инверсных выходов старших разр дов счетчика адреса. Выходы элементов И 34 соединены с входами выбора схем 30 пам ти соответствующих -блоков 1 пам ти. Входы кода операции схем 30 пам ти через последовательно соединенные формирователь 33 и элемент 35 задержки соединены с шиной 11 синхронизации записи . Задним фронтом сигнала на шине 11 синхронизации записи модифицируетс  содержимое счетчика 24 адреса записи и счетчика 26 объема, т.е. к их содержимому добавл етс  единица. Запись последующих информационных посьшок в БЗУ осуществл етс  аналогично.

Во врем  записи N-й информацион-ной посылки по переднему фронту сигнала на шине 1I синхронизации записи на вьжоде элемента И 16 по вл етс  сигнал высокого уровн , по которому формирователь 20 вырабатывает короткий импульс дп  стробировани  мультиплексора 13. В этот момент при низких уровн х сигналов на выходах второй группы блока 4 формировани  адреса мультиплексор 13 подключает к второму входу триггера 19 выход второго триггера 7. Так как в данный момент второй триггер 7 находитс  в нулевом состо нии, то триггер 19 не измен ет своего состо ни , т.е. остаетс  в единичном состо нии. Выходной сигнал формирователи 20 задерживаетс  на элементе 18 задержки и поступает на вход стробировани  дешифратора 5, после чего сигнал на первом выходе дешифратора 5 устанавливает в единичное состо ние второй триггер 7..

Высокий уровень сигнала на выходе второго триггера 7 подает через ключ 9 питающее напр жение на второй блок

Г пам ти. Врем  задержки элемента 18 задержки превышает длительность сигнала на выходе формировател  20. Длительность сигнала на шине 11 синхронизации записи выбираетс  большей-суммы длительности сигнала на выходе формировател  20 и времени задержки на элементе 18. Величина выбираетс  такой, чтобы вьшолн цось соотношение

где f - максимальна  частота поступлени  сигнала по шине 11 синхронизации записи; Ng - количество  чеек блока 1

пам ти;

t - врем , необходимое на включение блока 1 пам ти. Аналогично производитс  включение в работу остальных блоков 1 пам ти. При этом моменты включени  блоков 1 пам ти определ ютс  дешифратором 5, сигналы с выходов которого поочередно устанавливают в единичное состо ние триггеры 7.

После записи в БЗУ хот  бы одной информационной посыпки на выходе элемента ИЛИ 29 по вл етс  высокий уровень сигнала, разрешающий обращение к БЗУ с запросами на чтение данных. При по влении сигнала на шине 12 синхронизации чтени  к адресным входам блоков 1 пам ти подключаютс  через элементы И-ШШ 28 выходы счетчика 25 адреса чтени . Осуществл етс  чтение данных по адресу , сформированному на счетчике 25 адреса чтени . При этом на входы выбора схем 30 пам ти первого блока 1 пам ти через элементы И 34 и ИЛИ 32 подаетс  сигнал с шины 12 синхронизации чтени . Этот же сигнал , задержанный на элементе 35 задержки и сформированный на формирователе 33, подаетс  на вход стробировани  элементов И 31. Считанна  информаци  поступает на выходные шины 3 данных. Задним фронтом сигнала на шине 12 синхронизации чтени  модифицируетс  содержимое счетчика 25 адреса чтени  (добав л етс  единица) и счетчика 26 объема (вычитаетс  единица). Чтение последующих информационных посылок осуществл етс  аналогично.

Во врем  чтени  данных из последней  чейки первого блока 1 пам ти по переднему фронту сигнала на шине 12 синхронизации чтени  на выходе элемента И 14 по вл етс  высокий уровень сигнала, который поступает на первый вход элемента И 15 и через элемент 17 задержки на второй вход элемента И 15. Элемент 17 задерживает сигнал на врем , необходимое дл  чтени  данных из блока 1 пам ти, после чего сигнал с выхода элемента И 15 поступает на вход стробировани  дешифратора 6, После того, как будет закончено чтение данных из последующих блоков Г пам ти, они будут отключатьс  от шины 10 питающего напр жени ,

Однако отключение блока 1 пам ти от шины 10 питающего напр жени  может блокироватьс . Эта блокировка осуществл етс  триггером 19 в следующих случа х. Если на момент записи в d-и блок 1 пам ти N информационных посьшок чтение данных из (i+l)-ro блока 1 пам ти еще не закончено, то при записи N-й посылки данных в а -и блок 1 пам ти выхрдйой сигнал мультиплексора 13 установит в нулевое состо ние дополнительный триггер 19. Это, в свою очередь, заблокирует прохождение сигнала с выхода элемента И 14 через элемент И 15 после окончани  чтени  данных из li+)-ro блока I пам ти, и не произойдет отключени  этого блока от шины 10 питающего напр жени . Задним фронтом синала на выходе элемента И 14 дополнительный триггер 19 noD -входу устанавливаетс  в единичное состо ние , что обеспечивает в дальнейшем прохождение сигнала на входстробировани  дешифратора 6.

Введение в устройство дополнителного триггера, мультиплексора, элементов задержки, элементов И и формировател  позвол ет избежать потер информации в тех атуча х, когда на момент заполнени  i -го блока 1 пам ти чтение данных из (i+l)-ro блока еще не закончено. В противном случае после окончани  чтени  информации из {i+l)-ro блока 1 пам ти он отключитс  от шины 10 питающего напр жени , а в него должна производитьс  запись данных.

Блок 4 формировани  адреса, нар ду с функцией формировани  адресов записи и чтени , следит за степенью заполнени  БЗУ. Эти функции выполн ет реверсивньш счетчик 26 объема, триггер 27, который  вл етс  дополнительным старшим разр дом счетчика 26 объема, и элемент ИЛИ 29. Высокий уровень сигнала на инверсном выходе триггера 27 свидетельствует о возможности обращени  к БЗУ с запросами на запись данных. Высокий уровень сигнала на выходе элемента ИЛИ 29 свидетельствует о возможности обращени  к БЗУ с запросами на чтение данных.

Рассмотрим работу устройства в качестве БЗУ с последовательным обращением . В этом случае блок 4 формировани  адреса может быть выполнен по схеме, приведенной на фиг.2. Во врем  работы БЗУ разрешаетс  или только запись данных в блоки 1 пам ти до полного их заполнени , или только считывание данных до полного освобождени  .БЗУ. Указателем режима работы БЗУ в этом случае  вл етс  триггер 22. Б исходном состо нии триггер 22 установлен в нулевое состо ние и высокий уровень сигнала на его инверсном выходе разрешает запись информации в блоки 1 пам ти. Высокий уровень сигнала на выходе первого триггера 7 разрешает прохождение через первый ключ 9 питающего напр жени  на первый блок 1 пам ти. Низкий уровень сигнала на выходах остальных триггеров 7 блокирует прохождение питающего напр жени  на все блоки пам ти, начина  с второго. Запись информационных посьшок в блоки 1 пам ти производитс  аналогично описанному выше процессу записи. .

Текущий адрес записи информации формируетс  на счетчике 21 ад-; реса, который модифицируетс  сигналом на шине П синхронизации записи после записи каждой информа- . ционной посылки. После записи в первый блок 1 пам ти N информационных посьшок сигналом на первом выходе дешифратора 5 устанавливаетс  в единичное состо ние второй триггер 7, что обеспечивает подключение к шине 10 питающего напр жени  второго.блока 1 пам ти. Аналогично проиводитс  включение

7

в работу остальных блоков I пам ти .. При этом моменты включени  блоков 1 пам ти определ ютс  дешифратором 5, сигналы с выходов которого поочередно устанавливают в единичное состо ние триггеры 7.

Во врем  записи N-и информационной посыпки в последний блок пам ти сигналом на выходе мультиплексора 13 устанавливаетс  в нулевое состо ние триггер 19. По еле заполнени  всех блоков I пам ти триггер 22 блока 4 формировани  адреса устанавливаетс  в единичное состо ние, что. свидетельствет об окончании процесса записи в БЗУ и возможности чтени  данных из него. С приходом запроса на чтение данных по шине 12 синхронизации чтени  осуществл етс  чтение данных из первой  чейки первого блока 1 пам ти; По окончании чтени  производитс  модификаци  счетчика 21 адреса.

33578

По окончании чтени  данных из последней  чейки первого блока I пам ти на выходе синхронизации злемента И 4 по вл етс  высокий уровень сигнала, поступающий на вход синхронизации триггера 19 и входы элемента И 15. Однако отключени  первого блока 1 пам ти не происходит , так как триггер 19установлен

10 в нулевое состо ние и блокирует прохождение сигнала через элемент И 15. Задним фронтом сигнала на выходе элемента И 14 триггер 19 устанавливаетс  в единичное состо 15 иние. Это обеспечивает в дальнейшем отключение всех блоков 1 пам ти , кроме первого, от шины 10 питающего напр жени  по окончании чтени  данных из них. По опустоJO шении БЗУ триггер 22 блока 4 формировани  адреса устанавливаетс  в нулевое состо ние, что устанавливает дл  БЗУ режим записи. В дальнейшем режимы записи и чтени  в БЗУ чередуютс .

:г

21

22

t

Фиг.З

ФигЛ

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти,, входы данных которых объединены и являются информационными входами устройства, выходы блоков памяти соединены между собой и являются информационными выходами устройства, первые адресные входы блоков памяти соединены с выходами перовой группы блока формирования адреса, вторые адресные входы блоков памяти подключены к выходам второй группы блока формирования адреса и к входам первого и второго дешифраторов, выходы которых соединены соответственно с первыми и вторыми входами триггеров, третьи входы которых подключены к . первому входу блока формирования адреса, который является первым управляющим входом устройства, выходы триггеров соединены соответственно с первыми входами ключей, вторые входы которых подключены к шине питания, выходы ключей соединены с шинами питания соответствующих блоков памяти, первые входы управления которых соединены с вторым входом блока формирования адреса и являются вторым входом уст- ройства, вторые входы управления блоков памяти соединены с третьим входом блока формирования адреса и третьим управляющим входом устройства, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности последовательного и перекрестно-последовательного обращения, оно содержит мультиплексор, первый, второй и третий элементы И, первый и второй элементы задержки, формирователь и дополнительный триггер, первый и второй входы которого соединены соответственно с первым управляющим вхо- Σ дом устройства и выходом мультиплексора, третий вход дополнительного триггера соединен с выходом первого элемента И и первым входом второго элемента И и через первый элемент задержки с вторым входом второго элемента И, третий вход которого соединен с выходом дополнительного триггера, а выход второго элемента И подключен к входу стробирования второго дешифратора, входы первого элемента И соединены соответственно с выходами первой группы блока формирования адреса и третьим управляющим входом устройства, входы третьего элемента И подключены соответственно к выходам первой группы блока формирования адреса и второму управляющему входу устройства, выход третьего элемента И соединен с входом формирователя, выход которого подключен к входу стробирования мультиплексора и через второй элемент задержки к входу стробирования первого дешифратора,

   SU ...1163357 одни входы мультиплексора подключены к выходам второй группы блока формирования адреса, а другие входы мультиплексора соединены с соответствующими выходами триггеров, кроме дополнительного.