RU1817094C - Генератор случайных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении стохастических и специализированных вычислительных машин, Цель изобретени  - расширение функциональных возможностей за счет исключени  периодичности формируемой последовательности . Генератор содержит регистры, элементы И, триггеры, блок пам ти, мультиплексоры , сумматоры по модулю, генератор импульсов, шинный формирователь, элементы ИЛИ, блок управлени , содержащий регистр адреса, узел пам ти микрокоманд, регистр микрокоманды, триггер запуска, элемент И и генератор тактовых импульсов. 1 з.п. ф-лы 7 ил.

Description

10

С

Изобретение относитс  к вычислительной технике и может быть использовано при построении стохастических и специализированных вычислительных машин и устройств.

Цель изобретени  - расширение функциональных возможностей генератора путем обеспечени  возможности формировани  случайных чисел на основе физической неопределенности.

На фиг.1 представлена схема генератора; на фиг.2 - схема генератора импульсов; на фиг.З - схема блока управлени ; на фиг.4 - расположение разр дов эмулируемого регистра сдвига; на фиг. 5 и 6 - временные диаграммы работы генератора; на фиг.7 - эквивалентна  схема контура формировани  случайного сигнала.

Генератор содержит (фиг.1) первый регистр 1, вт рой регистр 2, третий регистр 3, четвертый регистр 4, п тый регистр 5, первый элемент И 6, второй элемент И 7чпер- вый триггер 8, второй триггер 9, блок 10 пам ти, первый мультиплексор 11; второй мультиплексор 12, третий мультиплексор 13, четвертый мультиплексор 14, п тый мультиплексор 15, шестой мультиплексор 16, первый сумматор 17 по модулю два, второй сумматор 18 по модулю два, генератор импульсов 19 шинной формирователь 20, первый элемент ИЛИ 21, второй элемент ИЛИ 22, блок 23 сумматоров по модулю два и блок 24 управлени . Блок 10 пам ти представл ет собой двухпортовое регистровое запоминающее устройство, считывание информации из которого происходит при логической единице на тактовом входе 1 одновременно по двум выходам: по первому адресному входу АА, по второму выходу 8 из регистра, адресному по второму адресному входу АВ. Запись информации, поступаю00

VJ

О

2

щей на вход блока 10 пам ти осуществл етс  в регистр, адресуемый по второму адресному входу АВ при логическом нуле на тактовом входе 1 и логической единице на входе WE управлени  записью-чтением.

Генератор импульсов 19 (фиг.2) содержит группу сумматоров 19i-19n по модулю два.

Блок 24 управлени  (фиг.З) содержит регистр 26 адреса, узел 27 задани  микрокоманд , выполненный в виде блока пам ти, регистр 29 микрокоманды, триггер 29 запуска , элемент И 30 и генератор 31 тактовых импульсов. Назначение выходов блока 24 управлени  следующее:

по первому выходу передаютс  синхроимпульсы (СИ);

по второму выходу блок 24 управлени  сигнализирует о формировании очередного числа (логическа  единица на этом выходе) либо о завершении формировани  числа (логический ноль);

по третьему выходу передаетс  адрес на первый адресный вход АА блока 10 пам ти;

по четвертому выходу передаетс  адрес на второй адресный вход АВ блока 10 пам ти;

по п тому выходу передаетс  сигнал на вход управлени  записью-чтением блока 10 пам ти;

по шестому выходу передаетс  сигнал, который управл ет передачей данных через п тый мультиплексор 15 (логический ноль обеспечивает передачу данных с первого входа, логическа  единица - со второго входа ), управл ет передачей данных через шестой мультиплексор 16 (логический ноль обеспечивает передачу данных со второго входа, логический единица - с первого входа ), управл ет режимом работы второго регистра 2 и п того регистра 5 (логический ноль задает режим хранени , логическа  единица - режим сдвига), осуществл ет мультиплексирование данных, поступающих на первый вход первого мультиплексора 11 (логический ноль переводит выходы шинного формировател  20 в третье состо ние и на первый вход первого мультиплексора 11 поступают данные с выхода третьего регистра 3, логическа  единица переводит выходы третьего регистра 3 в третье состо ние и на первый вход первого мультиплексора 11 поступают данные с выхода буферного элемента 20);

по седьмому выходу передаетс  сигнал, управл ющий передачей данных через первый мультиплексор 11 (логический ноль обеспечивает передачу данных с первого

входа, логическа  единица - со второго входа );

по восьмому выходу передаетс  сигнал, управл ющий передачей данных через второй мультиплексор 12 на первый вход блока 23 сумматоров по модулю два (логический ноль обеспечивает передачу константы О со второго входа, логическа  единица - передачу данных с первого входа второго

мультиплексора 12);

по дев тому выходу передаетс  сигнал, управл ющий передачей данных с выхода блока 23 сумматоров по модулю два через третий мультиплексор 13 (логический ноль

5 обеспечивает передачу.данных с первой группы входов, т.е. без сдвига, логическа  единица - со второй группы входом, т.е. со сдвигом на один разр д в сторону младших разр дов с занесением в освобождающийс 

0 разр д информации с выхода п того мультиплексора 15 (и управл ющий ноль обеспечивает передачу данных со второго входа, логическа  единица - с первого входа); по дес тому выходу передаетс  сигнал

5 разрешени  записи во второй триггер 9 (логическа  единица обеспечивает прохождение ЧИ через второй элемент И 7 на синхровход второго триггера 9);

по одиннадцатому выходу передаетс 

0 сигнал разрешени  записи в первый регистр 1 и в первый триггер 8 (логическа  единица обеспечивает прохождение СИ через первый элемент И 6 на синхровходы первого регистра 1 и первого триггера 8);

5 по двенадцатому выходу передаетс  сигнал установки в нулевое состо ние первого триггера 8 и второго триггера 9 (при логической единице).

Работу устройства рассмотрим на конк0 ретном примере. Пусть f(x) Xgf x8tp1 - образующий полином М-последовательности, разр дность формируемых чисел - 8 (), k 4. В регистрах блока 10 пам ти эмулируетс  кольцевой регистр сдвига, состо ний из

5 31 D-триггера и 8 Т-триггеров, Расположение разр дов эмулируемого регистра сдвига в регистрах блока 10 пам ти показано на фиг.4. Т-триггеры располагаютс  в нулевом регистре (обозначенном как RO), D-триггеры

0 - в остальных. Дополнительно используютс  регистры R 5 и R 6 блока 10 пам ти. Дл  упрощени  цепи занесени  в блок 10 пам ти начального состо ни  эмулируемого кольцевого регистра сдвига не показаны.

5

Устройство имеет два режима обработки: режим формировани  псевдослучайного числа и режим формировани  случайного числа. Режим работы задаетс  по входу режим генератора.

Устройство работает следующим образом .

По сигналу, поступающему по входу сброс генератора производитс  установка в начальное состо ние блока 24 управле- ни . По сигналу, поступающему по входу Пуск генератора, блок 24 управлени . ПО сигналу, поступающему по входу пуск генератора , блок 24 управлени  начинает выдавать управл ющие сигналы по своим выходам в каждом такте.

В режиме формировани  псевдослучайного числа осуществл етс  сдвиг на один разр д содержимого эмулируемого кольцевого регистра сдвига, проверка нулевого со- сто ни  всех разр дов этого регистра и запись сформированного псевдослучайного числа в первый регистр 1. В первом такте этого режима (фиг.5) по сигналам с выходов блока 24 управлени  производитс  следую- щее: из блока 10 пам ти по второму выходу DB считываетс  содержимое и по срезу синхроимпульса записываетс  в третий регистр 3, с выхода которого значение младшего -(1-го) разр да поступает на информационный вход второго триггера Я9 и записываетс  в него по фронту следующего СИ. Запись информации в блок 10 пам ти в первом такте не производитс . Во втором такте из блока 10 пам ти по первому выходу DA считываетс  содержимое R4 по срезу Я СИ записываетс  в четвертый регистр 4. С выхода четвертого регистра 4 через шестой мультиплексор 14 информаци  поступает на второй вход блока 23 сумматоров по модулю два. На первый вход блока 23 сумматоров по модулю два поступает константа О с выхода второго мультиплексора 12. Таким образом, информаци  с выхода четвертого регистра 4 поступает на вторую группу е- редает ее со сдвигом в сторону младших разр дов, при этом в освобождающийс  разр д через п тый мультиплексор 15 заноситс  двоичный символ с выхода второго триггера 9, т.е. содержимое последнего раз- р да эмулируемого кольцевого регистра сдвига. С выхода третьего мультиплексора 13 эта информаци  поступает на информационный вход D блока 10 пам ти и записываетс  в R5. В третьем такте формируетс  новое содержимое R4. По первому выходу DA из блока 10 пам ти считываетс  содер- . жимое выхода четвертого регистра 4 через шестой мультиплексор 16 и блок 23 сумматоров по модулю два поступает на первую группу информационных входов третьего мультиплексора 13, с выхода которого она поступает на информационный вход D блока 10 пам ти и записываетс  в R4. В четвертом такте первый триггер 8 и второй триггер

9 устанавливаютс  в нулевое состо ние. Из блока 10 пам ти по первому выходу DA считываетс  содержимое R4 и по срезу СИ записываетс  в четвертый регистр 4. Информаци  с выхода четвертого регистра 4 через шестой мультиплексор 16 и блок 23 сумматоров по модулю два поступает на вторую группу входов третьего мультиплексора 13, который передает ее со сдвигом в сторону младших разр дов, при этом в освобождающийс  разр д через п тый мультиплексор 15 заноситс  логический ноль с выхода второго триггера 9, установленного в нулевое состо ние в начале такта. С выхода третьего мультиплексора 13 эта информаци  записываетс  в R6 блока 10 пам ти. В л том такте анализируетс  содержимое R6 блока 10 пам ти, дл  чего оно считываетс  по первому выходу DA и по срезу СИ записываетс  в четвертый регистр 4. Далее оно через шестой мультиплексор 16, блок 23 сумматоров по модулю два и первую группу входов третьего мультиплексора 13 поступает на входы первого элемента ИЛИ 21. С выхода первого элемента ИЛИ 21 результат проверки поступает на второй вход второго элемента ИЛИ 22 и проходит на информационный вход первого триггера 8, т.к. на первый вход второго элемента ИЛИ 22 поступает логический ноль с выхода первого элемента ИЛИ 22 поступает логический ноль с выхода первого триггера 8. По фронту следующего СИ результат проверки содержимого R6 блока 10 пам ти записываетс  в первый триггер 8. В случае нулевого содержимого R6 (во всех разр дах логические нули ) на выходе первого элемента ИЛИ 21 формируетс  логический ноль, который записываетс  в первый триггер 8 (в этом случае первый триггер 8 останетс  в нулевом состо нии). В случае нулевого содержимого R6 в первый триггер 8 записываетс  логическа  единица, котора  будет поступать через второй элемент ИЛИ 22 на информационный вход первого триггера 8 независимо от результатов в последующих тактах (первый триггер 8 будет оставатьс  в единичном состо нии до окончани  режима ). В шестом такте формируетс  и провер етс  новое содержимое R3 блока 10 пам ти. По первому выходу DA из блока 10 пам ти . считываетс  содержимое R2 и по срезу СИ записываетс  в четвертый регистр 4. Информаци  с выхода четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю и первую группу входов третьего мультиплексора 13 передаетс  без сдвига на его выход, провер етс  вышеописанным образом, поступает на информационный вход D блока 10 пам ти и

записываетс  в 3. В седьмом и восьмом тактах аналогично формируетс  и провер етс  новое содержимое R2 и R1 из содержимого R1 и RO соответственно. В дев том такте из блока 10 пам ти считываетс  содержимое R5 по первому выходу DA и содержимое RO по второму выходу В. По срезу СИ эта информаци  записываетс  в четвертый регистр 4 и третий регистр 3 соответственно. С выхода третьего регистра 3 содержимое RO через первый мультиплексор 11 м второй мультиплексор 12 поступает на первый вход блока 23 сумматоров по модулю два, на второй вход которого через шестой мультиплексор 16 поступает содержимое R5 с выхода четвертого регистра 4. Результат поразр дного сложени  по модулю два через первую группу входов третьего мультиплексора 13 поступает без сдвига на его выход, провер етс  вышеописанным образом и за- писываетс  в RO блока 10 пам ти. По фронту следующего СИ этот результат записываетс  в первый регистр 1 и поступает на информационный выход генератора в качестве очередного псевдослучайного чис- ла. По фронту этого же СИ в первый триггер 8 записываетс  окончательный результат проверки нулевого состо ни , который с выхода первого триггера 8 поступает на выход сбой генератора, В дес том такте режима формировани  псевдослучайного числа блок 24 управлени  останавливаетс . На выход раб генератора поступает логический ноль, свидетельствующий об окончании режима . Логический ноль на выходе сбой генератора при заданном формировании псевдослучайных чисел свидетельствует о нулевом состо нии всех разр дов эмулируемого кольцевого регистра сдвига.

В режиме формировани  случайного числа осуществл етс  сдвиг на один разр д содержимого эмулируемого кольцевого регистра сдвига введением случайного символа в цепь обратной св зи, формирование случайного числа путем суммировани  по модулю два псевдослучайного числа и случайного кода и запись его в первый регистр 1. В первом такте этого режима (фиг.6) на блоке 10 пам ти считываетс  содержимое R4 и по срезу СИ записываетс  в четвертый регистр 4, информации с выхода которого через шестой мультиплексор 16 поступает на второй вход блока 23 сумматоров по модулю два. На первый вход блока 23 сумматора по модулю два. На первый вход блока 23 сумматоров по модулю два поступает константа О с выхода второго мультиплексора 12, Таким образом, содержимое R4 поступает на первую группу входов третьего мультиплексора 13, передаетс  на втором

такте аналогично формируетс  новое содержимое R4 блока 10 пам ти из содержимого R3, В следующих k тактах режима формировани  случайного числа устройство формирует 1-разр дный случайный код, который записываетс  на второй регистр 2 и п тый регистр 5 (дл  рассматриваемого случа  , ). В третьем, четвертом, п том и шестом тактах блок 24 управлени  формирует управл ющие сигналы, обеспечивающие одновременную реализацию трех функций:

формирование асинхронного (непрерывного по времени) случайного сигнала;

преобразование асинхронного случайного сигнала, в синхронизатор (тактированную ) последовательность случайных символов;

выравнивание статистических характеристик случайного кода.

Источником физической случайности  вл етс  цепь из m I последовательно соединенных сумматоров 23J по модулю два из блока 23 сумматоров по модулю два и m элементов, поразр дно выделенных из мультиплексоров 11, 12, 13, 16 и буферного элемента 20, выполн ющих в этом случае функции логических повторителей с задержками . Эта цепь охвачена множеством обратных св зей по свободным входам сумматоров 23J по модулю два. Задержки элементов 11,12, 13, 16 и 20 как повторителей сосредоточим по выходам сумматоров по модулю два. Схема образованного таким путем контура представлена на фиг.7. Процесс s(t) на выходе цепи определ етс  рекуррентным выражением:

s(t)-« s(t- I rj)®c(f)

где tj - суммарна  задержка j-го сумматора 23j по модулю и j-ro повторител ;

c(t) - внешний сигнал возбуждени  (с выхода генератора импульсов 19):

t- непрерывное врем  работы контура;

CD 2 © символы суммировани  по модулю два.

Это выражение при посто нных параметрах rj и c(t) описывает процесс формировани  псевдослучайного сигнала. Однако задержки TI , TZ ,.., , тт реальных логических элементов как непрерывные величины всегда флуктуируют во времени, т.е. задержки одного и того же элемента от срабаты- вани  к срабатыванию несколько отличаютс  друг от друга. Выходной процесс в этом случае тер ет детерминированный характер (как псевдослучайный) и будет

представл ть собой временную совокупность случайных по длительности отрезков псевдослучайных последовательностей различных структур. В рабочем диапазоне температур любые реальные логические элементы (например, сумматоры по модулю два и повторители в схеме по фиг.Т) характеризуютс  относительными флюктуаци ми в форме вариации задержки пор дка тыс чных и дес титыс чных долей единицы. Не- смотр  на такие малые уровни временных флюктуации контур по фиг.7 при достаточно большом формирует случайный процесс s(t)€ 0,1 телеграфного типа с предельным значением коэффициента вариации. Как по- казывают многочисленные опыты и практически применени  подобных контуров, построенных на ТТЛ-элементах, широкополосный случайный процесс телеграфного типа формируетс  при m 8...10. Малое значение m приводит к  влению автосинхронизма , вследствие чего процесс s(t) вырождаетс  в детерминированный (периодический). Сигнал c(t) при достаточно большом m на стохастичность поведени  контура не вли ет. Однако его значение определ ет устойчивость (и стационарность) формировани  случайного процесса s(t) в смысле отсутстви  статически устойчивых ( неизменных во времени) состо ний. Уело- вием устойчивости процесса в этом смысле  вл етс , например, нечетность числа m при посто нном c(t) 1. Малые значени  требуют воздействи  на кбнтур измен ющегос  во времени сигнала возбуждени , т.е. c(t) - как процесс. При этом четность или нечетность m принципиальной роли не играет . Такое внешнее воздействие на контур преп тствует возникновению эффекта автосинхронизма и установки в статически ус- тойчивое состо ние. В случа х редкой фиксации случайных символов, снимаемых с контура (при малых скорост х работы всего устройства, например, дл  ТТД-элемен- тов - 10 кГц и ниже) допустимо формирование периодического сигнала возбуждени  c(t) с длительностью импульсов Г4 и паузой тп. Необходимо лишь выполнить

условие

тах{ Г4 , Т4 } :Ј 2/ ri

чтобы длительное врем  не возникали логически устойчивые состо ни  контура.

Дл  более качественной работы и в случае предельного быстродействи  целесообразно формировать сигнал c(t) как случайный сигнал телеграфного типа.

Все вышеописанные режимы устойчивой работы контура как основного источника физической случайности обеспечиваетс  структурой генератора импульсов 19, схема которого приведена на фиг.2. Процесс c(t) описываетс  аналогично (1) дл  s(t), т.е. г ...j

cCt)- © )®,

(3)

где rj - задержка J-ro сумматора.

Описание работы генератора импульсов 19 полностью аналогично описанию функционировани  рабочего контура. Оли- шем три типичных варианта использовани  генератора импульсов 19.

1. При предельном быстродействии всего устройства или малых значени х m (ориентировочно: дл  ТТЛ-элементов , ЭСЛ-элементов . КМОП-элементов ) необходимо сформировать генератором импульсов 19 случайный импульсный сигнал c(t). Это обеспечиваетс  большим значением как нечетного числа (дл  ТТЛ- элементов ).

2. При больших значени х нечетных m допустимо формирование c(t) как посто нного сигнала, что обеспечиваетс  условием . Действительно, после подставки в выражение (3), счита 

®1.сО-1ч )-о

получим c(t) 1.

3. При граничных значени х m (независимо от его четности или при низком быстродействии устройства) допустимо формирование генератором импульсов 19 периодического импульсного сигнала (типа меандр) со слабофлюктуирующим фронтами , что обеспечиваетс  условием .

В устройстве реализуютс  следующие известные способы выравнивани  статистических характеристик исходного случайного процесса:

- одновременное суммирование по модулю два нескольких исходных случайных процессов;

- суммирование по модулю два случайной двоичной последовательности со сдвинутой во времени (например, с помощью задержки)своей же копией.

С контура формировани  первичного случайного сигнала асинхронных случайных процессов поступают на входы с первого по m-й первого сумматора 11 по модулю два.

где происходит первый этап выравнивани  статистических характеристик. Результирующий асинхронный сигнал с выхода первого сумматора 17 по модулю два через четвертый мультиплексор 14 фиксируетс  под действием СИ в первом разр де п того регистра 5, таким образом происходит формирование синхронного случайного сигнала в виде одноразр дной случайной двоичной последовательности. П тый регистр 5 производит задержку случайных символов последовательности на (l-k) тактов и посылает с последнего разр да эту задержанную последовательность через п тый мультиплексор 15 на (1+1)-й вход первого сумматора 17 по модулю два: тем самым реализуетс  второй этап выравнивани  статистических характеристик за счет циклического суммировани  по модулю два сдвинутых во времени копий случайных последовательностей . Синхронна  случайна  двоична  последовательность с (l-k)-ro выхода п того регистра 5 поступает также на первый вход второго сумматора 18 по модулю два, замыкающего кольцо обратной св зи второго регистра 2. Происходит третий этап выравнивани  статистических характеристик (полностью аналогичный второму этапу) и одновременное преобразование синхронной одноразр дной случайной последовательности в 1-разр дный случайный код. В седьмом такте режима формировани  случайного числа блок 10 управлени  выдает сигналы,- под действием которых прекращаетс  формирование асинхронного случайного процесса, Случайный код с выходов второго регистра 2 и п того регистра 5 через первый мультиплексор 11 и второй мультиплексор 12 поступает на первый вход блока 23 сумматоров по модулю два. Из блока 10 пам ти по первому выходу считываетс  содержимое 3 и по срезу СИ записываетс  в четвертый регистр 4. Информаци  с выхода четвертого регистра 4 через шестой мультиплексор 16 поступает на второй вход блока 23 сумматоров по модулю два. Результат суммировани  по модулю два поступает без сдвига на выход третьего мультиплексора 13 и записываетс  в 3 блока 10 пам ти. Таким образом, в младший 1-й разр д 3 записываетс  символ обратной св зи. В восьмом такте из блока 10 пам ти по первому выходу А считываетс  содержимое 3 и по срезу СИ эта информаци  записываетс  в четвертый регистр 4 и третий регистр 3 соответственно. С выхода младшего 1-го разр да выхода третьего регистра 3 символ обратной св зи поступает на информационный вход второго регистра 9 и записываетс  в него по фронту следующего СИ. Информаци  с выхода четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю два и третий мультиплексор 13 поступает на информационный вход блока 10 пам ти и записываетс  в 3. В дев том такте из блока 10 пам ти по первому выходу считываетс  содержимое 5 и по срезу СИ записываетс  в четвертый регистр 4. Информаци  с выхода четвертого регистра 4

0 через шестой мультиплексор 16 и блок 23 сумматоров по модулю два поступает на вторую группу входов третьего мультиплексора 13, который передает ее на свой выход со сдвигом в сторону младших разр дов,

5 при этом в освобождающийс  разр д через п тый мультиплексор 15 заноситс  символ обратной св зи с выхода второго триггера 9. Информаци  с выхода третьего мультиплексора 13 записываетс  в R5 блока 10 пам ти,

0 В дес том такте формируетс  новое содержимое R2 блока 10 пам ти из содержимого R1: из блока 10 пам ти считываетс  содержимое R1 и по срезу СИ записываетс  в четвертый регистр 4. Информаци  с выхода

5 четвертого регистра 4 через шестой мультиплексор 16, блок 23 сумматоров по модулю два и третий мультиплексор 13 поступает без сдвига на информационный вход D блока 10 пам ти и записываетс  в R2. В один0 надцатом такте аналогично формируетс  новое содержимое блока 10 пам ти из содержимого RO. В двенадцатом такте из блока 10 пам ти считываетс  содержимое 5 по первому выходу А и содержимое RO по вто5 рому выходу DB. По срезу СИ эта информаци  записываетс  в четвертый регистр 4 и третий регистр 3 соответственно, С выхода третьего регистра 3 содержимое RO через первый мультиплексор 11 и второй мульти0 плексор 12 поступает на первый вход блока 23 сумматоров по модулю два, на второй вход которого через шестой мультиплексор 16 поступает содержимое 5 с выхода четвертого регистра 4. Результат поразр дного

5 сложени  по модулю два через первую группу входов третьего мультиплексора 13 поступает без сдвига на его выход и записываетс  в RO блока 10 пам ти. В следующих четырех тактах (с тринадцатого по

0 шестнадцатый) формируетс  случайный код аналогично тактам с третьего по шестой, В семнадцатом такте формирование асинхронного случайного процесса прекращаетс  и формируетс  случайное число путем

5 суммировани  по модулю два случайного кода и псевдослучайного числа из RO блока 10 пам ти, чём достигаетс  окончательное выравнивание статистических характеристик случайного числа до требуемых уровней (за счет пор дка характеристического

полинома). Из RO блока 10 пам ти считываетс  по первому выходу DA считываетс  псевдослучайное число и по срезу СИ записываетс  в четвертый регистр 4, с выхода которого через шестой мультиплексор 16 оно поступает на второй вход блока 23 сумматоров по модулю два, Случайный код из второго регистра 2 и п того регистра 5 через первый мультиплексор 11 и второй мультиплексор 12 поступает на первый вход блока 23 сумматоров по модулю два, с выхода которого сформированное случайное число передаетс  без сдвига через третий мультиплексор .13 на информационный вход первого регистра 1 и записываетс  в него по фронту следующего СИ. Запись в блок 10 пам ти в семнадцатом такте не производитс . В восемнадцатом такте блок 24 управлени  останавливаетс . На выход раб генератора поступает логический ноль, свидетельствующий о завершении режима.

По следующему сигналу пуск блок 24 управлени  инициирует либо режим формировани  псевдослучайного числа, либо режим формировани  случайного числа в зависимости от вида формируемых чисел, задаваемого по входу режим генератора.

Блок 24 управлени  работает следующим образом.

По сигналу сброс, поступающему на второй вход блока 24 управлени , триггер 29 запуска, регистр 26 адреса и регистр 28 микрокоманды устанавливаютс  в нулевое состо ние . Элемент И 30 блокирует прохождение СИ с выхода генератора 31 тактовых импульсов на синхровходы регистра 26 адреса и регистра 28 микрокоманды. На входы J и К триггера 29 запуска 29 запуска поступают логические нули, а триггер остаетс  в нулевом состо нии до прихода сигнала пуск по первому входу блока 24 управлени  на вход J триггера 29 запуска. По срезу СИ триггер 29 запуска устанавливаетс  в единичное состо ние и на второй выход блока 24 управлени  поступает логическа  единица. Следующие СИ через элемент И 30 поступают на синхровходы регистра 26 адреса и регистра 28 микрокоманды , причем запись в регистр 28 микрокоманды производитс  при логической единице на его синхровходе, а запись в регистр 26 адреса - по срезу импульса на его синхровходе. Таким образом, в начале каждого такта на выходы регистра 28 микрокоманды выдаетс  очередна  микрокоманда, С выхода регистра 28 микрокоманды адрес следующей микрокоманды поступает на информационный вход регистра 26 адреса и записываетс  в него по среду СИ. Этот адрес с выхода регистра 26 адреса поступает

на второй адресный вход узла 27 задани  микрокоманд в качестве младших разр дов адреса следующей микрокоманды. Старший разр д адреса следующей микрокоманды 5 поступает на первый адресный вход узла 27 задани  микрокоманд с третьего входа блока 24 управлени . Таким образом формируетс  полный адрес следующей микрокоманды, котора  поступает с выхода

10 узла 27 задани  микрокоманд на информационный вход регистра 28 микрокоманд, записываетс  в него и выдаетс  в качестве очередной микрокоманды. По адресу 00..,0 в узле 27 задани  микрокоманд записана

15 микрокоманда, соответствующа  первому такту режима формировани  псевдослучайного числа, а по адресу 10...О - соответствующа  первому такту режима формировани  случайного числа. Останов блока 24 управ0 лени  производитс  следующим образом, В микрокомандах, соответствующих такту останова , на вход К триггера 29 запуска посту- пает логическа  единица, а на информационный вход регистра 26 адреса

5 передаетс  нулевой адрес. По срезу СИ нулевой адрес записываетс  в регистр 26 адреса , а триггер 29 запуска устанавливаетс  в нулевое состо ние. Логический ноль с выхода триггера 29 запуска блокирует прохож0 дение СИ на синхровходы регистра 26 адреса и регистра 28 микрокоманды, а также поступает на второй выход блока 24 управлени , сигнализиру  о завершении формировани  очередного числа. С прихо5 дом следующего сигнала пуск на входах J и Ктриггера 29 запуска одновременно будут присутствовать логические единицы, поэтому по срезу СИ триггер 29 запуска установитс  в единичное состо ние. Далее блок 24

0 управлени  работает аналогично. Генератор может быть реализован, например на основе микропроцессорных секций К1804ВС2, причем функции второго мультиплексора 12 и блока 23 сумматоров по моду5 людва реализуютс  в арифметико-логическом устройстве используемых секций.

Преимуществом предлагаемого генератора по сравнению с известным  вл етс  то,

0 что он позвол ет формировать случайные числа на основе физической неопределенности .

Claims (2)

1. Генератор случайных чисел, содержа5 щий первый и второй регистры, блок пам ти , блок сумматоров по модулю два и блок управлени , вход Пуск которого  вл етс  одноименным входом генератора, информационный выход которого соединен с вы- ходом первого регистра, первый выход

блока управлени  соединен с синхровходом второго регистра, отличающийс  тем, что, с целью расширени  функциональных возможностей генератора за счет исключени  периодичности формируемой последовательности , в него дополнительно введены третий, четвертый и п тый регистры, шесть мультиплексоров, первый и второй сумматоры по модулю два, первый и второй эле- .менты И, первый и второй элементы ИЛИ, шинный формирователь, первый и второй триггеры, генератор импульсов, выход которого соединен с первым информационным входом шинного формировател , выход которого соединен с выходом третьего регистра по схеме МОНТАЖНОЕ ИЛИ и с первым информационным входом первого мультиплексора , выход которого соединен с первым информационным входом второго мультиплексора, второй информационный вход которого соединен с входом задани  константы О генератора, а выход - с первым входом блока сумматоров по модулю два, i-й разр д выхода которого (, где I - разр дность формируемых чисел) соединен с i-м входом первого сумматора по модулю два, i-м входом первой группы информационных входов третьего мультиплексора и 0+1)-м входом второй группы информационных входов третьего мультиплексора, 1-й вход первой группы информационных входов которого соединен с 1-м разр дом выхода блока сумматоров по модулю два, 1-м входом первого сумматора по модулю два и с первым информационным входом четвертого мультиплексора, второй информационный вход которого соединен с выходом первого сумматора по модулю два, (1+1)-й вход которого соединен с выходом п того мультиплексора и первым входом второй группы информационных входов третьего мультиплексора, выход которого соединен с информационным входом первого регистра , входом первого элемента ИЛИ, вторым информационным входом шинного формировател , информационным входом блока пам ти и первым информационным входом шестого мультиплексора, выход которого соединен с вторым входом блока сумматоров по модулю два, а второй информационный вход - с выходом четвертого регистра, информационный вход которого соединен с первым выходом блока пам ти, второй выход которого соединен с информационным входом третьего регистра, синхровход которого соединен с синхровходами второго, четвертого и п того регистров, тактовым входом блока пам ти, первыми входами первого и второго элементов И и с первым выходом блока управлени  вход Сброс которого  вл етс  одноименным входом генератора , вход Режим которого соединен с одноименным входом блока управлени , второй выход которого  вл етс  выходом

Конец работы генератора, выход Сбой которого соединен с пр мым выходом первого триггера и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ, а

0 выход - с информационным входом первого триггера, синхровход которого соединен с синхровходом первого регистра и с выходом первого элемента И, выход второго элемента И соединен с синхровходом второго

5 триггера, информационный вход которого соединен с i-м разр дом выхода третьего регистра, а выход - с первым входом п того мультиплексора, второй вход которого соединен с первым входом второго сумматора

0 по модулю два и с (l-k)-M выходом () п того регистра, информационный вход которого соединен с выходом четвертого мультиплексора , второй вход второго сумматора по модулю два соединен с k-м разр дом

5 выхода второго регистра, информационный вход которого соединен с выходом второго сумматора по модулю два, j-й ,k) разр д выхода второго регистра соединен с j-м разр дом второго информационного входа пер0 вого мультиплексора, g-й разр д (,l) второго информационного входа которого соединен с (g-k)-M разр дом выхода п того регистра, третий и четвертый выходы блока управлени  соединены соответственно с

5 первым и вторым адресными входами блока пам ти, вход управлени  записью-чтением которого соединен с п тым выходом блока управлени , шестой выход которого соединен с управл ющими входами п того и ше0 стого мультиплексоров, входами задани  режима второго и п того регистров и входами разрешени  третьего состо ни  третьего регистра шинного формировател , седьмой, восьмой и дев тый выходы блока управле5 ни  соединены с управл ющими входами первого, второго и третьего мультиплексоров соответственно, дес тый и одиннадцатый выходы блока управлени  - с вторыми входами второго и первого элементов И со0 ответственно, двенадцатый выход - с входами сброса первого и второго триггеров.

2. Генератор по п. 1,отл ичающий- с  тем, что блок управлени  содержит триггер, элемент И, регистр адреса, регистр

5 микрокоманды, узел пам ти микрокоманд и генератор тактовых импульсов, выход которого соединен с синхровходом триггера, первым входом элемента И и первым выходом блока, второй выход которого соединен с вторым входом элемента И и пр мым выходом триггера, вход j которого  вл етс  входом Пуск блока, вход Сброс которого соединен с входом установки в О триггера и входами сброса регистра адреса и регистра микрокоманды, синхровход которого соединен с выходом элемента И и с синхровходом регистра адреса, информационный вход которого соединен с первым выходом регистра микрокоманды, второй выход которого соединен с входом К триггера, выходы с третьего

Фаг. 2

по двенадцатый регистра микрокоманды  вл ютс  выходами соответственно стретьего по двенадцатый блока, третий вход которого соединен с первым адресным входом узла пам ти микрокоманд, второй адресный вход которого соединен с выходом регистра адреса, выход соединен с информационным входом регистра микрокоманды, вход управлени  записью-считыванием  вл етс  входом Режим блока.

Фиг.1

Т

о о

со

a «J

00

ЙЧюCV

c

iS-. rxl

Cil -i CN СЧ 4tr cc cc cc o:

ьт

т-1

Фиг 6

Ъ UTT-,sffJ

Фиг. 7